一种存储器元件的制作方法

文档序号:21681230发布日期:2020-07-31 21:53阅读:279来源:国知局
一种存储器元件的制作方法

本说明书所公开的内容是有关于一种存储器元件,且特别是有关于一种非易失性存储器的页面缓冲器,用以改善选择栅极和其他开关晶体管上的切换裕度(switchingmargins)。



背景技术:

nand快闪存储器被广泛用来作为移动设备(mobiledevices)、笔记本电脑和服务器中的固态硬盘(solid-statedisks)以及其他数据处理系统的储存介质。随着nand快闪存储器芯片上的数据密度增加,使用大量全域位线来平行存取数据页面(pageofdata)的存储单元的页面操作变得相当普遍。

随着互补式金属氧化物半导体(cmos)技术的进步,互补式金属氧化物半导体元件需要更小的元件面积,以更高的速度和更低的功耗来进行操作,并且使用更低的操作电压。通道长度和通道宽度变小,栅极氧化物(gateoxide,gox)的厚度缩小,操作的时脉频率(clockfrequency)增加。

在存取数据页面的存储器操作中,可能需要对位线进行充电。例如,在页面写入演算(pageprogrammingalgorithm)中,连接到页面中被写入存储单元的位线,可以接地或被连接到另一个电源供应端。同时,连接至未被写入存储单元的位线,可以被浮置(floating),通过未被选取的nand存储单元串列自行增压(self-boosting)来抑制写入。

在平面(2d)和立体(3d)nand阵列操作中,串列选择线(ssl)上的选择栅极的良好开/关控制对于自增压操作是重要的。在一些nand存储器元件的实施例中,串列选择栅极的阈值电压可以高达1伏特,在一些低电压技术中,这阈值电压接近电源电位。

通过开启串列选择栅极,让电流传输到nand存储单元串列,所能达到的最大电压,通常会受到电路操作电压的限制,而电路操作电压又受到电源电位的限制。由于利用更小的元件面积和更低的工作电压,自升压操作所需的强关闭条件(strongoffcondition)欲度(window)变得更小。因此,当转而采用更先进的互补式金属氧化物半导体技术时,串列选择线的开/关操作裕度只会变得更窄。

因此,有需要提供用来扩大存储器阵列自升压操作的串列选择线开/关裕度的改进技术,以及用来改进低压集成电路中切换裕度的其他设定。



技术实现要素:

本说明书的一实施例提供一种存储器元件,包括:一个第一电源电路以及一个第二电源电路。第一电源电路是配置来连接到第一电源,例如低压外部电源,并用来分配第一电源电压。第二电源电路是配置来连接到第二电源,例如晶载电荷泵浦(on-chipchargepump)。第二电源电路被配置来分配高于第一电源电压的第二电源电压。更包括一个控制电路,其是可操作地连接至第一电源电路,以产生一个第一控制信号,此第一控制信号具有介于第一电源电压和第一参考电压之间的电压电位。并且包括一个电压驱动器,连接至第二电源电路,用于响应第一控制信号,以具有介于第二电源电压和第二参考电压之间的电压电位的第一电压或第二电压,来驱动一个电路节点(circuitnode)。还包括一个升压电路,将第一控制信号升压到高于第一电源电压的电位,以供给电压驱动器,使高于第一电源电压的电压被施加到电压驱动器的输出端。

本说明书的另一实施例提供一种存储器电路,包括:一个晶体管,具有一个第一载流节点(current-carryingnode)、一个栅极和一个第二载流节点。其中,第一载流节点在操作期间电性连接到由电压驱动器驱动的一个电路节点;栅极在操作期间连接到一条选择线;第二载流端子连接到一个存储电路。此选择线具有在操作期间高于第一电源电压的选择线电压。高于第一电源电压的第一电压,使晶体管在操作期间关闭,进而阻止电流传导致存储器电路;且低于第一电源电压的第二电压,使晶体管在操作期间导通,从而将电流传导致存储器电路。由于第一电压和第二电压的大小不同,使晶体管的开关裕度得到改善。

本说明书的又一实施例提供一种存储器元件,包括:多条位线和多个nand存储单元串列,这些nand存储单元串列是布置来连接至多条位线中的对应位线。多个nand存储单元串列中的一个nand存储单元串列,包括一个选择栅极,连接至一条串列选择线,用来将此nand存储单元串列连接到对应的位线。一个选择栅极驱动器,连接至串列选择线,以提供高于第一电源电压的电压。一个第一电源电路,配置来连接至一个第一电源,从而提供此第一电源电压;一个第二电源电路,配置来连接至一个第二电源。第二电源电路是配置来分配高于第一电源电压的第二电源电压。一个页面缓冲器,连接至第一电源电路,以产生写入/抑制信号,输出至多条位线中对应的位线。其中,写入/抑制信号具有介于第一电源电压和第一参考电压之间的电压电位。多个数据线驱动器,连接至第二电源电路和页面缓冲器,以响应从页面缓冲器输出的写入/抑制信号,使用第一位线电压或第二位线电压来驱动连接至对应位线的数据线节点(datalinenodes)。其中,第二位线电压具有介于第二电源电压和第二参考电压之间的电位电压。多个数据线驱动器中的一个数据线驱动器,包括连接在数据线节点和第二电源电路之间的一个第一开关晶体管、位于数据线节点和第二电压基准(voltagereference)之间的一个第二开关晶体管,以及一个升压电路。其中,升压电路是用以接收写入/抑制信号,并将第一开关晶体的栅极升压至高于第一电源电压的电位,从而导通第一开关晶体管。

为了对本说明书的上述及其他方面有更佳的了解,下文特举实施例,并配合附图详细说明如下。

附图说明

图1是根据本说明书的一实施例,绘示一种包含可以在集成电路上实现的快闪存储器元件以及主机的存储器系统的简化方块图。

图2是根据本说明书的一实施例所绘示的一种包含位线电路的页面缓冲器的简化配置图。

图3是根据本说明书的一实施例所绘示的一种包含高偏压升压电路(highbiasboostcircuit)的存储器元件的感测模块。

图4是绘示在图3的感测模块的写入模式中的电路操作。

图4a是绘示图4所示电路的操作时序图(timingdiagram)。

图5是绘示在图3的感测模块的抑制模式中的电路操作。

图5a是绘示图5所示电路的操作时序图。

图6a、图6b、图6c、图6d和图6e是绘示用于替代图3所示的升压电路的电容器结构。

图7是绘示具有存储器阵列域(memoryarraydomain)、低压周边域(lowvoltageperipheraldomain)和高压周边域的集成电路存储器的简化布局图,其包括如本文所述的数据线驱动器。

【附图标记说明】

1:存储器元件

2:主机

5、85、208a:数据线

10:控制电路

20:偏压配置及电源电压

30:位址线

40:串列选择线/接地选择线驱动器

45、371、wl0-wln:字线

50:字线驱动器

55:存储器选择线

60:存储器阵列

65、208b、322:位线

6570:列译码器

80:页面缓冲器

81:位线升压电路

82:位线驱动器控制电路

86:电荷泵浦电路

90:快取电路

93:数据路径线路

91:输入/输出电路

202:感测放大器控制电路

206:位线电路

209:串列选择栅极

210、312、412、512:串列选择线

212、254、blc、pclk、dy_sel、stb:控制信号

224、234:导线

242a、252a、262a、272a、282a、292a:驱动器电路

242b、252b、262b、272b、282b、292b:感测模块

268:ymux晶体管

314:第二电源电路

315:第一开关晶体管的栅极

317:开路栅极钳位金属氧化物半导体

316:开路栅极钳位金属氧化物半导体的栅极

318:第一电源电路

319:页面缓冲电路

324:高压晶体管

325:第一开关晶体管

354:位线钳位晶体管

355:感测电路

356、358:锁存器

362:nand存储单元串列

363:电容器

364:第二开关晶体管

365、601、674:端子

372:接地选择线

374、456、458、676、dl、dlb、dy:节点

375:第二参考电压

414、415、416、456、458、486、496、515、516、524、556、565、558、596、598、vss:电压(电位)

462:写入电压

476、576、586:时间

612:栅极

615:金属端子

618:第二金属

622:栅极硅氧化物层

625:层间介电材料

628:金属间介电材料

632:衬底

635:硅衬底

638:第一基底金属

682:金属材料

710:存储器阵列区域

722:周边逻辑电路区域

748、758:更高功率域区域

762:页面缓冲区域

768:栅极介电材料厚度

vdd1:第一电源电压

vdd2:第二电源电压

gsl:接地选择栅极

ssl_a、ssl_b:串列选择栅极

具体实施方式

在附图中,相同的元件编号在不同附图中通常代表相同的部分。而且,附图不一定按比例绘制,而是通常将重点放在说明书所描述的技术原理上。在下述实施方式中,将配合所附附图详细说明实现本说明书所公开的技术手段的实施例。

参考图1至图7对本发明的实施例提供了详细说明。实施例的提出,仅是用以例示本发明的技术特征,并非用以限定本发明的权利要求的范围。本发明的保护范围当视随附的权利要求所界定的为准。该技术领域中普通技术人员,将可根据以下说明书的描述,在不脱离本发明的精神范围内,作均等的修饰与变化。

本说明书所公开的技术,是在增加nand存储器阵列自升压操作的串列选择线的开/关裕度。

图1是绘示一种包含有可以在集成电路上实现的快闪存储器元件1以及用来进行页面操作的主机2的存储器系统的简化方块图。其包括利用本文所述的位线充电控制电路(bitlinechargecontrolcircuits)进行页面写入的逻辑。此存储器元件1可以在单一集成电路芯片、多芯片模块或在为特定需要而配置的多个芯片上实现。

在本实施例中,存储器元件1包括存储器阵列60,其包括单一阶层存储单元(singlelevelcells)或多阶层存储单元(multiple-levelcells,mlc),每一个存储单元可以在集成电路基板上储存两个位元或更多位元的数据。存储器阵列60可以是使用平面或立体阵列技术所实现的nand快闪存储器。

串列选择线/接地选择线驱动器40可以连接至多条存储器选择线(bankselectlines)55(例如串列选择线和接地选择线)。字线(wl)驱动器50可以连接至多条字线45,并沿着存储器阵列60的多个行(row)排列。列译码器70可以通过数据线85连接至包括一组寄存器(register)和感测放大器(senseamplifiers)的页面缓冲器80。本实施例中绘示了包括位址线30和数据线5的总线(bus)。位址通过位址线30提供给用来实现指令译码器和控制器模块的控制电路10、列译码器70、串列选择线/接地选择线驱动器40和字线驱动器50。此外,位址线30上的位址可以提供给页面缓冲器80。在其他实施例中,可以使用输入/输出端口,以位址/数据总线中的共用线路来提供位址和数据。此外,也可以采用序列界面(serialinterfaces)。

包括寄存器或锁存器(latches)和感测放大器的页面缓冲器80,是连接至沿存储器阵列60的多个列排列的多条位线65。在本实施例中,可通过多条位线65,来从存储器阵列60读取数据和将数据写入存储器阵列60。页面缓冲器电路80可以包括寄存器或锁存器,其储存用来建立写入数据特征(datapattern),以及在页面写入时存储单元区块中存储单元的布置页面。页面缓冲器电路80包括如本文所述的位线升压电路81,与存储器阵列60中的位线连接。

页面缓冲器电路80可以包括一种电路,用来响应页面缓冲器电路80中的数据特征,以及用来设定所要采用的写入演算法的控制信号,进而选择性地对存储器中的位线施加写入和抑制电压。如本文所述,在写入操作期间,通过操作位线驱动器控制电路82,提高未被选取位线的位线电压,来增加存储器中被选取栅极的操作裕度。包含有一个或多个电荷泵浦的电荷泵浦电路86,可以连接到第二电源电路,用来作为第二电源。详细内容将于稍后描述。

存储器阵列60的位线可包括全域位线(globalbitlines)和区域位线(localbitlines)。全域位线通常包括较高图案化阶层中的导体,其穿过存储器阵列中的多个存储单元区块,并且通过区块选择晶体管或存储器选择晶体管连接到存储单元区块中的区域位线。区域位线连接到存储单元,用以使全域位线的电流流入和流出存储单元,全域位线又连接到感测电路和页面缓冲器。

在读取操作中,来自页面缓冲器电路80的感测数据经由第二数据线85提供给快取电路(cachecircuits)90,快取电路90又经由数据路径线路(datapathlines)93连接至输入/输出电路91。此外,在本实施例中,输入数据可以通过数据路径线路93传输至快取电路90,以及通过数据线85传输至页面缓冲电路80,从而支持如本文所述的写入操作。

输入/输出电路91提供通信路径,使数据与位于存储器元件1外部的目的地进行通信。输入/输出数据和控制信号,是通过位于输入/输出电路91、控制电路10以及输入/输出端口之间,或位于存储器元件1内部或外部的其他数据源之间的数据线5来进行移动。存储器元件1内部或外部的其他数据源,可以例如通用处理器或专用应用电路,或者是被存储器阵列60所支持,能提供系统单芯片(system-on-a-chip)功能的模块组合。

在图1所示的实施例中,控制电路10包括用来实现偏压配置状态机或控制器的控制模块,其可操控或控制在方块20中由电压源所产生或提供的电源电压。其中,电源电压可以是,例如用于一组可选择的写入和读取操作中的读取、擦除、验证和写入电压,其还包括预充电电压。

控制电路10根据需要可以连接到快取电路90和存储器阵列60以及集成电路的其他元件。

控制电路10可以包括使用专用逻辑电路来实现的一种模块。此专用逻辑电路可以包括本领域已知的状态机。在其他实施例中,控制电路10可以包括使用通用处理器来实现的一种模块,此通用处理器可以在与用来执行电脑程序以控制存储器元件1的操作的同一个集成电路上实现。在其他实施例中,可以使用专用逻辑电路和通用处理器的组合来实现控制电路10。

快闪存储器阵列60可包括浮栅存储单元(floatinggatememorycells)或介电电荷捕捉存储单元(dielectricchargetrappingmemorycells)。该技术可以使用每一存储单元单一位元(single-bit-per-cell)的快闪存储器技术,也可以使用于每一存储单元多位元(multiple-bit-per-cell)和每一存储单元单一位元的其他快闪存储器技术。在其他实施例中,上述的存储单元可以包括,可写入的电阻式存储单元(resistancememorycells)、相变存储单元(phasechangememorycells)和其他类型的非易失性及易失性存储单元技术。

在本说明书的一些实施例中,主机2连接到存储器元件1上的位址线30和数据线5,以及未绘示出的其他控制端,例如芯片选择端(chipselectterminals)等,并且可以提供指令或命令到存储器元件1。且在一些实施例中,主机2可以使用串列总线(serialbus)技术、共用位址和数据线连接至存储器元件1。主机2可以包括通用处理器、专用处理器、配置来作为存储器控制器的处理器,或使用存储器元件1的其他处理器。主机2的全部或部分可以与存储器元件1实现在相同的集成电路上。

主机2可以包括文件系统或是根据应用程序的请求而对储存在存储器中的数据进行储存、检索和更新的文件系统。一般而言,主机2可以包括执行存储器管理功能的程序,以及具有可产生储存在存储器中的数据的状态信息的功能的程序。其中,数据状态信息包括,因为这些功能所导致的失效信息标记数据。这些功能可以包括例如磨损均衡(wearleveling)、损坏区块恢复,功率损失恢复,垃圾收集,纠错等。此外,主机2可以包括应用程序、文件系统,快闪转换层程序(flashtranslationlayerprograms)和可以产生储存在存储器中的数据的状态信息的其他组件,包括由于这些功能而无效的信息标记数据。

在高密度存储器中,单一页面可以包括数百或数千个位元,并且页面缓冲器可以平行连接到相应的数百或数千条位线。在写入操作期间,例如,选择一组位线(setofbitlines),对其施加偏压,以写入特定数据特征,并且选择不同的一组位线,对其施加偏压,以根据特定数据特征来抑制写入。

图2是绘示多个位线电路206的简化配置图,其可以使用于如图1中所示的电路之中。多个位线电路连接到多条数据线208a。在一些实施例中,多条数据线208a通过多个ymux晶体管(或连接晶体管(hookuptransistors))268,与多条位线208b或其他数据线结构连接,以进行电流连通。其中,位线可以是一种,可以选择性地连接到存储器电路的全域位线。在一些实施例中,存储器电路可以是,例如用于解码操作的区域位线。多条位线208b,根据特定存储器阵列架构,连接到配置在nand存储单元串列中的存储单元。其中,nand存储单元串列,包括以串联方式连接的多个存储单元(未绘示)和串列选择栅极(例如串列选择栅极209)。在一组存储器阵列中,nand存储单元串列的串列选择栅极(例如串列选择栅极209)可以连接到串列选择线210,其可以被整个存储单元页面所共用。感测放大器控制电路202产生控制信号和偏压信号,这些信号被施加到多个位线电路206中的多个位线电路,用以进行存储器的各种操作。存储器的各种操作,包括在一些类型的存储器(包含快闪存储器)中所进行的读写操作,以及用以支援擦除和写入的擦除操作、写入操作和验证操作。

在图2所绘示的实施例中,多个位线电路206中的多个位线电路,包括各自的驱动器模块(例如,驱动器电路242a、252a、262a、272a、282a和292a)和感测模块(例如,感测模块242b、252b、262b、272b、282b和292b)。感测模块包括各自的感测节点(sensenodes)。感测模块可以在感测操作期间,响应施加在对应位线上的被选取存储单元的字线电压,而在其上形成电压,并且响应感测节点上的电压而产生数据信号。感测节点上的电压可以是,例如,施加在页面缓冲器中的锁存器或其他数据储存单元的电压。驱动器模块包括连接到第二电源电路的一个电压驱动器,用以响应第一控制信号输出,采用第一电压或第二电压来驱动电路节点。其中,第二电压具有介于第二电源电压和第二参考电压之间的电压电位;以及一个升压电路,用以将第一控制信号升压至高于第一电源电压电位,以供应至电压驱动器。以这种方式,电路节点上的电压可以接近第二电源电压。

感测放大器控制电路202包括位线驱动器控制电路,并将第一组控制信号254(例如,控制信号blc、pclk和dy_sel)施加到驱动器模块,并将第二组控制信号212(例如,控制信号stb)施加到感测模块。控制信号的操作详细描述如下。

在本说明书的一些实施例中,具有多条位线和nand存储单元串列的存储器元件,被配置来连接到对应的位线。存储器元件包括选择栅极,用来选取串列选择线210,从而将nand存储单元串列连接到对应的位线。选择栅极驱动器连接到串列选择线210。nand存储单元串列上的选择栅极可以包括标准的金属氧化物半导体晶体管。在本实施例中,是使用存储单元来作为操作时的选择栅极。在使用存储单元作为选择栅极的实施例中,选择栅极的阈值电压值,可以在高于1伏特或更高的范围内。由于电源电压为1.8v,因此选择栅极的工作裕度非常窄。然而,对于写入操作而言,强烈地关闭选择栅极以支援,例如自增压抑制操作,是重要的。当选择栅极未被强烈地关闭时,电荷可能泄漏,并且可能导致未被选取的nand存储单元串列的写入受到干扰。

如图2所绘示,第一电源电压vdd1通过导线224提供至驱动电路242a-292a;第二电源电压vdd2通过导线234提供至驱动器电路242a-292a。

图3是根据本说明书的一实施例所绘示的一种存储器元件的位线驱动器模块和感测模块,其适用于图2所绘示的系统。存储器元件包括一个配置来连接至具有第一电源电压vdd1电位的第一电源电路318,以及一个配置来连接至具有第二电源电压vdd2电位的第二电源电路314。在一些实施例中,第一电源电路包括配置来连接至外部电源的导体,此导体可以包括,例如位于存储器上的输入/输出焊垫或其他连接结构。第二电源电路是配置来分配一个比第一电源电路的电压还高的电源电压。在一些实施例中,电荷泵浦电路是用来作为第二电源,并连接到第二电源电路。

存储器包括多个nand存储单元串列362,配置来连接至对应的字线(wl0-wln)371。每一个nand存储单元串列362包括一个与接地选择线372连接的接地选择栅极gsl,以及一个与串列选择线312连接的串列选择栅极ssl_a或ssl_b,用以将nand存储单元串列362连接到对应的位线322。可以传递大于第一电源电压电路318的第一电源电压vdd1电位,而不会断开的高压晶体管(高压n型金属氧化物半导体晶体管,hvnmos晶体管)324,是连接在位线322和一条连接至驱动器节点374的数据线之间,并且用来在一些操作中,例如在区块或区段擦除操作(blockorsectoreraseoperation)中,将页面缓冲器电路与高电压隔离。页面缓冲电路319连接到第一电源电路,并且可以包括配置来在较低电压下操作的逻辑门(logicgates)。在写入操作中,页面缓冲电路319根据要写入的数据特征,产生写入/抑制信号输出至对应的位线322。图3绘示了配置来驱动单一位线322的一部分页面缓冲器电路319。存储器元件具有配置来根据储存在页面缓冲器中的数据特征,以平行地驱动大量位线的页面缓冲器。在本实施例中,页面缓冲器中的锁存器358会储存标示于数据特征中,且会被储存于存储器对应存储单元中的一个位元。锁存器358提供第一输出节点dl第一输出信号,并且提供第二输出节点dlb,用来作为第一输出信号的补码(complement)的第二输出信号。在写入操作中,第一输出节点dl的第一输出信号以及第二输出节点dlb的第二输出信号,可以用来作为写入/抑制信号,用以根据数据特征控制对应的位线。

感测电路355通过位线钳位晶体管(bitlineclamptransistor)354连接到节点374。在写入操作期间,位线钳位晶体管354可将感测电路355与数据线隔离。在读取操作期间,感测电路355产生由存储器元件输出的数据值。

页面缓冲器包括位于芯片低压电源域(lowvoltagepowerdomain)中的多个晶体管,其配置来与具有第一电源电压vdd1电位的第一电源电压电路318一起操作。电压驱动器连接到第二电源电路,并且连接至第二电源电路中的锁存器358。数据线驱动器响应写入/抑制信号,以驱动写入电压或抑制电压至节点374。写入电压462或抑制电压是经由晶体管324传送到位线322。在本实施例中,通过第二开关晶体管364传送的电压vss可以设定为0v。同样在本实施例中,抑制电压大于第一电源电压vdd1的电压,并且较佳接近第二电源电压vdd2,并通过第一开关晶体管325来传送。

在本实施例中的驱动器电路,包括连接在数据线节点374与第二电源电路314(具有第二电源电位vdd2电位)之间的第一开关晶体管325。在本技术的一个实施例中,第一开关晶体管325是n型金属氧化物半导体晶体管,配置来在高于第一电源电压vdd1的电压下进行操作,且此电压至少与第二电源电压vdd2一样高。第二开关晶体管364位于数据线节点374和第二参考电压375之间(例如接地或0v),配置来在高于第一电源电压vdd1的电压下操作,且此电压至少与第二电源电压vdd2一样高。第一开关晶体管325和第二开关晶体管364都使用n型金属氧化物半导体晶体管来加以实现。

在一个实施例中,具有第二电源电压vdd2电位的第二电源电路314,是由电荷泵浦电路作为电源进行供电。在另一种情况下,第二电源电路包括一个被配置来连接至第二外部电源或连接至不同种类的电源的导体。

接续图3的描述,当输出节点dl上的写入/抑制电压逻辑为高电压,但小于第一电源电压vdd1时,升压电路连接到第一开关晶体管325的栅极,以提供高电压来强烈地导通具有高于第一电源电压vdd1的栅极电压的第一开关晶体管325。升压电路包括开路栅极钳位金属氧化物半导体(passgateclampingmos)317,配置来作为开路栅极和钳位晶体管,位于页缓冲器的数据锁存器356的输出节点dl与第一开关晶体管325的栅极315的节点dy之间。开路栅极钳位金属氧化物半导体317的栅极,是由第一时序控制信号(timingcontrolsignal)dy_sel所驱动。升压电路还包括电容器363,其具有一个连接至第一开关晶体管325的栅极节点dy的第一端子,以及一个连接至时序控制信号pclk的第二端子365。控制逻辑(未绘示)在开路栅极钳位金属氧化物半导体317的栅极316上产生第一时序控制信号dy_sel,并在电容器363的第二端子365上产生第二时序信号pclk。

在操作中当锁存器358标示对应的位线处于抑制状态时,控制逻辑与写入操作会协同产生第一时序控制信号dy_sel和第二时序控制信号pclk,将栅极节点dy的电位升压至高于第一电源电路318的第一电源电压vdd1,从而强烈地导通第一开关晶体管325,并将较高的第二电源电压vdd2传送至节点374。这个步骤可以通过传送页面缓冲器数据锁存器356的节点处的电压(接近第一电源电压vdd1),经过开路栅极钳位金属氧化物半导体317,并到达隔离节点(isolatenode)dy来实现。通过关闭开路栅极钳位金属氧化物半导体317来隔离节点dy,并且响应第二时序信号pclk,使用电容性升压来将节点dy升压。这会使节点dy的电压被升高至高于第一电源电压vdd1的电位,以便强烈导通第一开关晶体管325。在写入操作中,当锁存器358标示对应的位线处于写入状态时,根据同一组时序信号,开路栅极钳位金属氧化物半导体317不会关闭,且输出节点dl的电压vss设定为,例如接地。在这种情况下,节点dy响应第二时序信号pclk进行电容升压之后,快速放电到接地电压vss,并防止将第二电源电压vdd2连接到节点374。在这种情况下,第二开关晶体管364通过第二输出节点dlb上的电压而导通,并将节点374接地(电压vss)。

对于一些实施例而言,控制电路包括多个晶体管,配置来与具有第一电源电压vdd1电位的第一电源电压电路318一起操作。电压驱动器和升压电路包括多个晶体管,配置来与具有第二电源电压vdd2电位的第二电源电路314一起操作。

图4和图4a是绘示当数据锁存器标示为写入状态时的电路操作。在图4中,电路图中标出了电压电位,图4a绘示时序图。

从时序图中可以看出,第二电源电压vdd2为3.3v,写入状态下数据锁存器的输出包括,施加于节点dl上0v的电压456(dl=0v),以及施加于节点dlb上1.8v的电压458(dlb=1.8v)。在写入操作的初始部分,第一时序控制信号dy_sel的电压414设定为3.3v,并将节点dy连接到节点dl。结果,在此操作期间因为开路栅极钳位金属氧化物半导体317导通,dy的电压415被设定为0v。在时间476,第一时序控制信号dy_sel的电压416下降到大约1.8v,这与锁存器的输出节点dlb的电压大致相同。时序控制信号pclk的电压486从0v转变到大约1.5v。这种转变倾向于以电容性的方式升高节点dy的电压,如图4a中所绘示节点dy的电压496迹线上的毛刺(glitch)所示。然而,节点dy经由开路栅极钳位金属氧化物半导体317快速放电到接地节点(电压vss)。由于放电路径的关系,导致节点dy的电压不会通过耦合升高。因此,受控制的第一开关晶体管(n型金属氧化物半导体,nmos)325保持关闭。第二开关晶体管364导通,将接地节点(电压vss)连接到位线(bl)322(位线电压为0v)以进行写入。利用此处所描述的电路,串列选择线412的驱动器可以提供相对较高的电压,例如2.8v。结果使串列选择栅极强烈地导通,将接地节点(电压vss)连接到nand存储单元串列。所选取的字线接收写入脉冲,进而使所选取的存储单元被写入。

图5和图5a是绘示当数据锁存器标示为抑制状态时的电路操作。在图5中,电路图中标出了电压电位,图5a绘示时序图。在抑制状态下,数据锁存器的输出包括,施加在节点dl上1.8v的电压556,以及施加在节点dlb上0v的电压558。由于,节点dlb的电压为0v,会使位于底部第二开关晶体管364(n型金属氧化物半导体晶体管)关闭。在抑制状态中,响应与写入状态所使用的时序时信号相同的时序时信号,如图5a所示,第一开关晶体管325(n型金属氧化物半导体晶体管)会被升压电路所导通。在写入操作的初始部分期间,第一时序控制信号dy_sel被设定为3.3v,并将第一开关晶体管325的栅极315的节点dy连接到节点dl。由于在操作期间导开路栅极钳位金属氧化物半导体317已被导通。因此,节点dy的电压596可以设定为1.8v。这会使得节点374和位线322的电压充电到大约为(1.8-vt)v,其中vt是第一开关晶体管325的阈值电压值。在时间576,第一时序控制信号dy_sel的电压516下降到大约1.8v。这与锁存器的输出节点dl的电压大致相同,导致开路栅极钳位金属氧化物半导体317关闭。在时间586,时序信号pclk的电压565从0v转变到大约1.5v。该转变倾向于以电容性的方式,将节点dy的电压598升高到大约3.3v。因此,第一开关晶体管325的栅极315的节点dy的电压保持在约3.3v的升压电压515。这使得节点374和对应位线的电位,被充电至大约等于节点dy的电压减去第一开关晶体管325的阈值电压值vt(例如,3.3-vt),即电位524。当位线电压大约为2.8v,且串列选择线512的电压设定在大约相同的电位时,串列选择栅极会被强烈地关闭,而导致所选取的nand存储单元串列浮置。因此,在写入操作期间,通过自升压所引发的抑制偏压可以被实现。

图6a至图6e是根据本文描述的技术的各种实施例绘示用于图3所示的高偏压升压电路的电容器363的替代结构。图6a是绘示一种金属氧化物半导体电容器,其从节点dy端子601通过栅极612,连接至栅极硅氧化物(gox)层622和衬底632以作为时序控制信号pclk端子604。图6b是绘示另一种金属-绝缘体-金属(metal-insulator-metal,mim)电容器结构。其具有第一金属端子615、层间介电材料625和以材质为金属硅化物(silicide)或多晶硅的硅衬底635。图6c是绘示第三种替代结构:一种金属-绝缘体-金属电容器,其具有做为时序控制信号pclk端子的第一基底金属638,金属间介电材料(inter-metaldielectric,imd)628和作为电容器363的节点dy端子的第二金属618。图6d是绘示电容器363的第四种结构选择方案,其具有金属-绝缘体-金属结构,其中两端的金属使用相同的金属材料682,其间夹有金属层间介电材料。另外,此电容器也可以是任何形式的寄生电容器,亦可称为结电容器(junctioncapacitor),如图6e中所绘示,其具有节点dy端子674和时序控制信号pclk节点676。

图3中所绘示的控制电路包括多个配置来使用第一电源电压vdd1(例如1.8v)和第二电源电压vdd2(例如3.3v)进行操作(例如具有第一栅极介电材料厚度)的晶体管、电压驱动器以及升压电路。其中升压电路包括多个配置来使用第二电源电压vdd2(例如3.3v)进行操作(例如具有大于第一栅极介电材料厚度的第二栅极介电材料厚度)的晶体管。个别栅极介电材料厚度可以包括制造公差内的变异。在一个实施例中,元件中第二电源电路314的第二电源电压vdd2可以为3.3伏、栅极硅氧化物层的厚度为40埃至80埃,多晶硅(pl)栅极长度为0.2微米(μm),通道宽度为0.24微米。在一个实施例中,元件中第一电源电压电路318的第一电源电压vdd1电位可以为1.8伏,栅极硅氧化物层的厚度仅为20至30埃,多晶硅栅极长度为0.15微米,通道宽度为0.18微米。

图7是绘示集成电路存储器元件的布局,包括存储器阵列区域710、周边逻辑电路区域722和页面缓冲区域762。在一个实施例中,页面缓冲区域762可以包括大约1000平方微米的面积。存储器阵列区域710包括多个使用特定存储单元所特有的制造技术来加以制造的存储单元。页面缓冲区762和周边逻辑电路区722,是根据逻辑电路特有的制造技术,使用逻辑存储单元所制造而成。

存储器元件上的逻辑电路包括一个低压电路,配置在电源域中用来连接至第一电源电路(第一电源电压vdd1),以及一个高压电路,配置在电源域中用来连接至第二电源电路(第二电源电压vdd2)。在本实施例中,低压电路可以包括多个具有第一栅极介电材料厚度768的晶体管。高电压电路可以包括多个具有大于第一栅极介电材料厚度的第二栅极介电材料厚度的晶体管,以及被配置在电源域中以第二电源电压vdd2进行操作的其他特征。在图7中,页面缓冲器被展开来以绘示出包括高压n型金属氧化物半导体晶体管的列选择栅极的更高功率域区域(higherpowerdomainregion)748,以及包括驱动器电路和升压电路的更高功率域758(4个n型金属氧化物半导体晶体管和1个电容器,用于页面写入操作中每个要被驱动的位线)。因此,第一开关晶体管325和第二开关晶体管364以及升压电路,都包括多个具有大于第一栅极介电材料厚度的第二栅极介电材料厚度的晶体管。栅极介电材料厚度可以包括制造公差内的变异。在一个实施例中,高电压功率域开关晶体管和电容器363是使用大于0.2μm的工艺世代(technode)的较大尺寸设计规则(dimensiondesignrule),且厚度范围介于40埃至80埃的较厚栅极氧化层可容忍更高的电压路径,进而对应地改变操作条件。存储器元件的尺寸和设计规则可以揭示可施加的偏压范围,这可以通过对存储器芯片进行去盖(de-capping)来进行分析。

此处所述的驱动器电路是应用于控制nand存储单元串列上的选择栅极。此电路还可用于驱动其他电路节点,例如位于低压机体电路上的其他选择栅极环境。在这些环境中,需要选择栅极的强关闭和导通,但在较低的电源电压下,选择栅极的阈值电压在操作时无法提供实质的操作裕度。

虽然本发明已以较佳实施例公开如上,然其并非用以限定本发明,任何该技术领域中普通技术人员,在不脱离本发明的精神和范围内,当可作些许的更动与润饰,因此本发明的保护范围当视随附的权利要求所界定的为准。

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