半导体存储装置的制作方法

文档编号:14478008
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技术特征:

1.一种半导体存储装置,其特征在于具备:

行解码器,设置在半导体衬底上;及

存储单元阵列,设置在所述行解码器的上方,且具备第1功能块;且

所述第1功能块具备:

第1区域,沿着由第1方向及第2方向形成的第1平面扩展,且沿着所述第2方向具有第1宽度,所述第1方向是所述半导体衬底的面内方向,所述第2方向是所述面内方向且与所述第1方向不同;

第2区域,沿着所述第1平面扩展,沿着所述第2方向具有大于所述第1宽度的第2宽度,且在所述第1方向上与所述第1区域相邻;及

第3区域,沿着所述第1平面扩展,沿着所述第2方向具有小于所述第1宽度的第3宽度,且位于所述第1区域与所述第2区域之间而将两者连接;

所述第1到第3区域包含沿着所述半导体衬底的铅垂方向也就是第3方向积层的多条第1字线,所述第1区域还具备设置在最上层的第1字线上的第1选择栅极线,且

所述存储单元阵列还具备:

第1绝缘层,填埋所述第1区域与所述第2区域之间的第1槽,且在所述第2方向上与所述第3区域相接;

第1接触插塞,设置在所述第1绝缘层中,且电连接所述行解码器;及

第1配线层,连接所述第1选择栅极线与所述第1接触插塞。

2.根据权利要求1所述的半导体存储装置,其特征在于:所述存储单元阵列还具备第2功能块,

所述第2功能块具备:

第4区域,沿着所述第1平面扩展,且沿着所述第2方向具有第4宽度;

第5区域,沿着所述第1平面扩展,沿着所述第2方向具有大于所述第4宽度的第5宽度,且在所述第1方向上与所述第4区域相邻;及

第6区域,沿着所述第1平面扩展,沿着所述第2方向具有小于所述第4宽度的第6宽度,且位于第4区域与第5区域之间而将两者连接;

所述第4到第6区域包含沿着所述第3方向积层的多条第2字线,且所述第4区域还具备设置在最上层的第2字线上的第2选择栅极线,

所述存储单元阵列进一步具备:

第2绝缘层,填埋所述第4区域与所述第5区域之间的第2槽,且在所述第2方向上与所述第6区域相接;

第2接触插塞,设置在所述第2绝缘层中,且电连接所述行解码器;及

第2配线层,连接所述第2选择栅极线与所述第2接触插塞;并且

所述第1区域与所述第4区域隔着填埋所述第1区域与第4区域间的第3槽的第3绝缘层而在所述第2方向上相邻,

所述第2区域与所述第5区域隔着所述第1区域与所述第4区域而在所述第1方向上相对,

所述第1槽延伸到所述第2区域与所述第4区域之间,第2区域与所述第4区域之间通过所述第1绝缘层分离,

所述第2槽延伸到所述第1区域与所述第5区域之间,所述第1区域与所述第5区域之间通过所述第2绝缘层分离。

3.根据权利要求2所述的半导体存储装置,其特征在于:所述存储单元阵列还具备第3功能块,且

所述第3功能块具备:

第7区域,沿着所述第1平面扩展,且沿着所述第2方向具有第7宽度;

第8区域,沿着所述第1平面扩展,沿着所述第2方向具有大于所述第7宽度的第8宽度,且在所述第1方向上与所述第7区域相邻;及

第9区域,沿着所述第1平面扩展,沿着所述第2方向具有小于所述第7宽度的第9宽度,且位于第7区域与第8区域之间而将两者连接;

所述第7到第9区域包含沿着所述第3方向积层的多条第3字线,且所述第7区域还具备设置在最上层的第3字线的第3选择栅极线;

所述存储单元阵列还具备:

第4绝缘层,填埋所述第7区域与所述第8区域之间的第4槽,且在所述第2方向上与所述第9区域相接;

第3接触插塞,设置在所述第4绝缘层中,且电连接所述行解码器;及

第3配线层,连接所述选择栅极线与所述第3接触插塞;并且

所述第2区域与所述第8区域隔着填埋所述第2区域与第8区域间的第5槽的第5绝缘层而在所述第2方向上相邻;

所述第1槽与所述第4槽沿着所述第2方向位于同一线上。

4.根据权利要求3所述的半导体存储装置,其特征在于还具备:

多条位线,在所述第3方向上,设置在所述第1区域、所述第4区域、及所述第7区域的上方,且为沿着所述第2方向的条形状;及

第4接触插塞,设置在填埋所述第5槽的所述第5绝缘层内,且连接于所述多条位线中的任一条;并且

所述位线经由所述第4接触插塞电连接所述读出放大器。

5.根据权利要求2所述的半导体存储装置,其特征在于:所述存储单元阵列还具备第3功能块,且

所述第3功能块包含:

第7区域,沿着所述第1平面扩展,沿着所述第2方向具有第7宽度;

第8区域,沿着所述第1平面扩展,沿着所述第2方向具有大于所述第7宽度的第8宽度,且在所述第1方向上与所述第7区域相邻;及

第9区域,沿着所述第1平面扩展,沿着所述第2方向具有小于所述第7宽度的第9宽度,且位于第7区域与第8区域之间而将两者连接;

所述第7到第9区域包含沿着所述第3方向积层的多条第3字线,且所述第7区域还具备设置在最上层的第3字线的第3选择栅极线;

所述存储单元阵列还具备:

第4绝缘层,填埋所述第7区域与所述第8区域之间的第3槽,且在所述第2方向上与所述第9区域相接;

第3接触插塞,设置在所述第4绝缘层中,且电连接所述行解码器;及

第3配线层,连接所述选择栅极线与所述第3接触插塞;并且

所述第2区域与所述第8区域隔着填埋所述第2区域与第8区域间的第5槽的第5绝缘层而在所述第2方向上相邻。

6.根据权利要求5所述的半导体存储装置,其特征在于,所述存储单元阵列还具备:

第4接触插塞,设置在所述第5绝缘层内;及

第5配线层,连接于所述第4接触插塞,且长度方向沿着所述第1方向;

所述第1功能块在所述第2区域中,还具备设置在所述第1字线上的第5接触插塞;

所述第3功能块在所述第8区域中,还具备设置在所述第3字线上的第6接触插塞;并且

所述第5配线层被引出至所述第2区域及第8区域,且连接于所述第5接触插塞与所述第6接触插塞;所述第1字线及所述第3字线经由所述第5配线层及所述第4接触插塞电连接所述行解码器。

7.根据权利要求6所述的半导体存储装置,其特征在于:所述第2区域沿着所述第1方向具有多个阶梯面,且所述阶梯面具有随着靠近所述第5绝缘层而高度降低的形状;

在所述阶梯面露出所述第1字线中的任一条;

所述第8区域沿着所述第1方向具有多个阶梯面,且所述阶梯面具有随着靠近所述第5绝缘层而高度降低的形状;并且

在所述阶梯面露出所述第3字线中的任一条。

8.根据权利要求1所述的半导体存储装置,其特征在于:还具备第2配线层,所述第2配线层设置在所述半导体衬底与所述存储单元阵列之间的区域;

所述第1字线之中的最下层的第1字线设置在源极线上;

所述第1槽形成为从最上层的所述第1字线的上表面至少到达所述源极线的底面的深度;并且

所述第1接触插塞形成为从所述第1配线层到达所述第2配线层的深度。

9.根据权利要求2所述的半导体存储装置,其特征在于:所述第1字线之中的最下层的第1字线设置在第1源极线上;

所述第2字线之中的最下层的第2字线设置在第2源极线上;并且

所述第1源极线与所述第2源极线共用地连接于所述第3槽正下方的区域。

10.根据权利要求2所述的半导体存储装置,其特征在于:第1字线之中的最下层的第1字线设置在第1源极线上;

第3字线之中的最下层的第3字线设置在第3源极线上;并且

第1源极线及所述第3源极线共用地连接于所述第8槽正下方的区域。

11.根据权利要求4所述的半导体存储装置,其特征在于:还具备第4配线层,所述第4配线层设置在所述半导体衬底与所述存储单元阵列之间的区域,且

所述第1字线之中的最下层的第1字线设置在第1源极线上;

所述第3字线之中的最下层的第3字线设置在第3源极线上;

所述第8槽形成为从最上层的所述第1字线及第3字线的上表面至少到达所述第1源极线及所述第3源极线的底面的深度;并且

第4接触插塞形成为从所述位线到达所述第4配线层的深度。

12.根据权利要求6所述的半导体存储装置,其特征在于:还具备第6配线层,所述第6配线层设置在所述半导体衬底与所述存储单元阵列之间的区域,且

所述第1字线之中的最下层的第1字线设置在第1源极线上;

所述第3字线之中的最下层的第3字线设置在第3源极线上;

所述第5槽形成为从最上层的所述第1字线及第3字线的上表面至少到达所述第1源极线及所述第3源极线的底面的深度;并且

所述第4接触插塞形成为从所述第5配线层到达所述第6配线层的深度。

13.一种半导体存储装置,其特征在于具备:

行解码器,设置在具有第1面的半导体衬底上;及

存储单元阵列,设置在所述行解码器的上方,具备矩阵状配置的单元区域组,具备与所述行解码器连接的配线,且在沿着所述第1面的平面中与所述行解码器重合;并且

所述行解码器包含第1晶体管,所述第1晶体管在沿着所述第1面的平面中设置在所述单元区域组的外周的外侧。

14.根据权利要求13所述的半导体存储装置,其特征在于:所述行解码器还具备第2晶体管,所述第2晶体管在沿着所述第1面的平面中与所述存储单元阵列重合;并且

所述半导体存储装置还具备读出放大器,所述读出放大器设置在所述半导体衬底上且在沿着所述第1面的平面中与所述存储单元阵列重合。

15.根据权利要求13所述的半导体存储装置,其特征在于:

还具备第1连接部,所述第1连接部设置在所述单元区域组的1个单元区域与所述第1晶体管之间,且设置有连接所述配线与所述行解码器的第1接触插塞。

16.根据权利要求15所述的半导体存储装置,其特征在于:所述单元区域组包含相邻的第1单元区域与第2单元区域,

所述第1晶体管在沿着所述第1面的平面中位于所述第1单元区域的外周的外侧;并且

所述半导体存储装置还具备虚设区域,所述虚设区域在沿着所述第1面的平面中设置在所述第2单元区域的外周的外侧,且包含活化区域及导电体。

17.根据权利要求16所述的半导体存储装置,其特征在于:第1连接部设置在所述第1单元区域与所述第1晶体管之间;

所述第1单元区域的所述配线经由所述第1连接部电连接所述第1晶体管;并且

所述半导体存储装置还具备第2连接部,所述第2连接部设置在所述第2单元区域与所述虚设区域之间,且设置有将所述第2单元区域的所述配线连接于位于所述第2单元区域正下方的所述行解码器的第2接触插塞。

18.一种半导体存储装置,其特征在于具备:

存储单元阵列,包含设置在半导体衬底的第1面上方的源极线、与设置在所述源极线上方的字线;

壁,顺着沿所述第1面的平面包围所述存储单元阵列,包含从所述源极线的层级遍及所述字线的层级而在与所述半导体衬底的所述第1面相交的方向排列的多层导电层,且具有从上表面遍及下表面从内周面朝向外周延伸的凹陷;及

绝缘层,从所述壁的上表面位置遍及下表面位置而设置,且在所述凹陷中与所述壁的所述内周面相接。

19.根据权利要求18所述的半导体存储装置,其特征在于,所述存储单元阵列具备:

选择栅极线,设置在所述字线的上方;

第1区域及第2区域,沿着第1方向相邻,且包含所述字线及选择栅极线;及

第3区域,供所述第1区域的所述选择栅极线与配线连接;并且

所述凹陷在所述壁的内周面上设置在面向所述第3区域的区域。

20.根据权利要求19所述的半导体存储装置,其特征在于:所述存储单元阵列在所述源极线与所述选择栅极线之间,包含在与所述半导体衬底的第1面相交的方向积层的多条配线;并且

所述壁的所述多层导电层与所述多条配线分别位于相同的层级。

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