低功率双纠错-三检错(DEB-TED)解码器的制作方法

文档编号:14478013
研发日期:2018/5/19

本文描述的各种实施例涉及纠错,尤其涉及单比特和多比特纠错。
背景技术
:已设计出各种方案用于在数字装置和设备(诸如,存储器)中的检错和纠错。在存储器设备中的纠错领域中,可分别执行检错和纠错。例如,已设计出诸如单纠错-双检错(SEC-DED)等的方案,SEC-DED方案将允许在检测到双比特差错的情况下纠正单比特差错。然而,在多比特差错的情况下,常规SEC-DED方案可能不足以缓解这些差错。已设计出更强大的检错和纠错方案来解决多比特差错的问题。例如,已设计出诸如双纠错-三检错(DEC-TED)等的方案,DEC-TED方案将提供比常规SEC-DED方案更强大的纠错能力()。但是,通常DEC-TED所需的电路系统的面积要比SEC-DED所需的面积大得多。而且,相比于常规SEC-DED电路系统,常规DEC-TED电路系统通常消耗更多的功率,并且导致更长的等待时间或时间延迟。例如,当利用DEC-TED电路系统来纠正单个差错时,功耗和时间延迟将比SEC-DED电路系统大得多。此外,当输入因在差错位置解码中的无效转变而改变时,实现用于单比特或多比特纠错的纠错码的纯组合电路通常消耗大量的动态功率。特别是对于在低功率集成电路器件(诸如,低功率存储器芯片)中的多比特检错和纠错来说,减少检错和纠错所需的功耗量是期望的。概述本公开的示例性实施例涉及存储器中具有降低的功耗的双纠错的装置和方法。在一实施例中,提供了一种检错和纠错装置,该检错和纠错装置包括:单差错位置解码器,其被配置为定位在输入数据中的单差错;双差错位置解码器,其被配置为定位在输入数据中的双差错;以及纠错器,其被耦合到单差错位置解码器和双差错位置解码器以生成经纠正的输出数据。在另一实施例中,提供了一种检错和纠错装置,该检错和纠错装置包括:用于单差错位置解码以定位输入数据中的单差错的装置;用于双差错位置解码以定位输入数据中的双差错的装置;以及用于基于单差错和双差错来纠错以生成经纠正的输出数据的装置。在另一实施例中,提供了一种检错和纠错装置,该检错和纠错装置包括:被配置为定位在输入数据中的单差错的逻辑;被配置为定位在输入数据中的双差错的逻辑;以及被配置为基于单差错和双差错来生成经纠正的输出数据的逻辑。在又一实施例中,提供了一种存储器,该存储器包括:存储器单元;以及检错和纠错装置,其被耦合以接收来自存储器单元的输入数据并且将经纠正的输出数据传送到存储器单元,该检错和纠错装置包括:单差错位置解码器,其被配置为定位输入数据中的单差错;双差错位置解码器,其被配置为定位输入数据中的双差错;以及纠错器,其被耦合到单差错位置解码器和双差错位置解码器以生成经纠正的输出数据。附图简述给出附图以帮助对本公开的各实施例进行描述,且提供附图仅用于解说各实施例而非对其进行限定。图1是解说检错和纠错装置的实施例的框图。图2是解说具有触发器和定时控制器的检错和纠错装置的另一实施例的框图。图3是解说作为图2的纠错和解码装置的实施例中将延迟线作为定时控制器的实施例的框图。图4是解说具有触发器、定时控制器、分开的单纠错(SEC)和双纠错(DEC)差错位置解码器、复用器和标志生成器的检错和纠错装置的又一个实施例的框图。图5是解说具有被配置为执行检错和纠错功能的逻辑的检错和纠错装置的实施例的框图。图6是解说其中可实现检错和纠错装置的存储器设备的实施例的框图。详细描述在以下针对特定实施例的描述和有关附图中描述了本公开的各方面。可以设计出替换实施例而不会脱离本公开的范围。另外,众所周知的要素将不被详细描述或将被省去以免混淆本公开的相关细节。措辞“示例性”在本文中用于表示“用作示例、实例、或解说”。本文中描述为“示例性”的任何实施例不必被解释为优于或胜过其他实施例。同样,术语“实施例”并不要求所有实施例都包括所讨论的特征、优点、或操作模式。本文所使用的术语仅出于描述特定实施例的目的,而并不旨在对各实施例进行限定。如本文所使用的,单数形式的“一”、“某”和“该”旨在也包括复数形式,除非上下文另有明确指示。将进一步理解,术语“包括”、“具有”、“包含”或“含有”在本文中使用时指明所陈述的特征、整数、步骤、操作、要素、和/或组件的存在,但并不排除一个或多个其他特征、整数、步骤、操作、要素、组件或其群组的存在或添加。此外,要理解,单词“或”与布尔运算符“OR(或)”具有相同含义,即它涵盖了“任一者”以及“两者”的可能性并且不限于“异或”(“XOR”),除非另外明确声明。”还要理解,两个毗邻单词之间的符号“/”具有与“或”相同的意思,除非另外明确声明。另外,除非另外明确声明,否则诸如“连接到”、“耦合到”或“处于通信”之类的短语并不限于直接连接。此外,许多实施例是根据将由例如计算设备的元件执行的动作序列来描述的。将认识到,本文中所描述的各动作可以由特定电路来执行,例如,中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA),或者各种其他类型的通用目的或专门目的的处理器或电路,由可以由一个或多个处理器执行的程序指令执行,或由两个结合来执行。另外,本文描述的这些动作序列可被认为是完全体现在任何形式的计算机可读存储介质内,该计算机可读存储介质内存储有一经执行就将使相关联的处理器执行本文所描述的功能性的对应计算机指令集。由此,本公开的各个方面可以用数种不同形式来体现,所有这些形式都已被构想为落在所要求保护的主题内容的范围内。另外,对于本文描述的每个实施例,任何此类实施例的对应形式可在本文中被描述为例如“被配置成执行所描述的动作的逻辑”。图1是解说具有数据输入(数据比特_输入)102、差错校验输入(校验比特_输入)104和经纠正的数据输出(数据比特_输出)106的检错和纠错装置100的实施例的框图。此纠错码解码器可在用于纠正数据差错的各种数字装置或设备中实现,例如在存储器设备(诸如,自旋转移矩磁性随机存取存储器(STT-MRAM))中。应理解,本领域的技术人员也可将根据本公开的实施例的纠错码解码器用于各种其他装置或设备中。参照图1,检错和纠错装置100包括校正子生成器108,其被配置为接收数据输入(数据比特_输入)102和差错校验输入(校验比特_输入)104。在一实施例中,校正子生成器108能够响应于数据输入(数据比特_输入)102和差错校验输入(校验比特_输入)104生成第一矢量信号输出(S0)、第二矢量信号输出(S1)和第三矢量信号输出(S3)。在一实施例中,校正子生成器108包括奇偶校验矩阵解码器,而差错校验输入(校验比特_输入)104包括奇偶校验比特输入。此校正子生成器108可通过使用许多已知的纠错码(ECC)中的一者来构造。在一实施例中,奇偶校验矩阵解码器可包括基于XOR(异或)树的奇偶校验矩阵解码器。例如,校正子生成器108可通过实现ECC(诸如双纠错-三检错(DEC-TED)博斯-乔赫里-黑姆(BCH)码)来构造,其中α是伽罗华域GF(2n)中的原语元素:由上述奇偶校验矩阵生成的校正子可被分为三部分,S=v·HT=[v·1,v·H1T,v·H3T]=[S0,S1,S3]在替换的实施例中,也可实现用于检错和纠错的其他类型的校正子生成器。在图1所解说的实施例中,检错和纠错装置100还包括控制器110,其被配置为从校正子生成器108接收第一矢量信号输出(S0)、第二矢量信号输出(S1)和第三矢量信号输出(S3),并且被配置为基于来自校正子生成器108的三个矢量信号S0、S1和S3中的至少两者来生成单纠错输出(SEC_输出)和双纠错输出(DEC_输出)。在一实施例中,控制器110被实现为生成分别被传送到单纠错(SEC)差错位置解码器118和双纠错(DEC)差错位置解码器120的输入的单纠错输出(SEC_输出)和双纠错输出(DEC_输出)。SEC差错位置解码器118和DEC差错位置解码器120将在下文进一步详细描述。在一实施例中,通过不使SEC差错位置解码器118和DEC差错位置解码器120两者同时活跃地操作来减少检错和纠错装置100的延迟和动态功耗是期望的。例如,如果数据输入中的差错是单差错,则DEC差错位置解码器120不应该是活跃的。类似地,如果差错是双差错,则SEC差错位置解码器118不应该是活跃的。在一实施例中,控制器110的单纠错输出(SEC_输出)和双纠错输出(DEC_输出)被设置为满足上述条件。例如,如果来自校正子生成器108的第一矢量信号输出(S0)是1,这意味着假定数据输入具有单差错,则控制器110的双纠错输出(DEC_输出)是零矢量。相反,如果来自校正子生成器108的第一矢量信号输出(S0)是0,这意味着假定数据输入具有双差错,则控制器110的单纠错输出(SEC_输出)是零矢量。在一实施例中,控制器110的输出SEC_输出和DEC_输出可基于来自校正子生成器108的第一矢量信号输出(S0)、第二矢量信号输出(S1)和第三矢量信号输出(S3)由以下等式来生成:SEC_输出=S0*[S1,S3]DEC_输出=(~S0)*[S1,S3]其中“~”表示逻辑补或“NOT(求反)”。对于三差错情形,S0是1,其与单差错情形相同在图1所解说的实施例中,检错和纠错装置100进一步包括双检错器112,其具有耦合以接收来自校正子生成器108的第一矢量信号输出(S0)、第二矢量信号输出(S1)和第三矢量信号输出(S3)的输入,以及具有基于接收自校正子生成器108的三个矢量信号S0、S1和S3来生成双检错输出(AL_DED)114的输出。在一实施例中,来自双检错器112的双检错输出(AL_DED)114可基于来自校正子生成器108的第二矢量信号输出(S1)和第三矢量信号输出(S3)由以下等式来生成:AL_DED=S13+S3在进一步的实施例中,在如图1所解说的检错和纠错装置100中提供标志生成器116。在一实施例中,提供标志生成器116以确定从零差错到三差错的差错数目。在一实施例中,标志生成器116生成被称为差错标志(差错_标志)122的两比特变量,其从检错和纠错装置100被输出作为零差错、单差错、双差错或三差错的两比特指示符。在一实施例中,可基于来自双检错器112的双检错输出(AL_DED)114和来自校正子生成器108的第一矢量信号输出(S0)来确定差错标志(差错_标志)122:差错数目S0S0、S1和S3之间的关系AL_DED差错_标志无差错0S1=S3=0000单差错1S13=S3001双差错0S13≠S3110三差错1S13≠S3111表1根据上表,差错_标志和S0之间的关系可以表示如下:差错_标志的最高有效位(MSB)=AL_DED差错_标志的最低有效位(LSB)=S0如上所述,提供SEC差错位置解码器118来定位单差错,以及提供DEC差错位置解码器120来定位双差错。在一实施例中,SEC差错位置解码器118被耦合以从控制器110接收单纠错输出(SEC_输出),并基于来自控制器110的SEC_输出来输出单差错位置解码器输出(e_sec)124。在一实施例中,DEC差错位置解码器120被耦合以从控制器110接收双纠错输出(DEC_输出),并基于来自控制器110的DEC_输出来输出双差错位置解码器输出(e_dec)126。在一实施例中,在检错和纠错装置100中提供复用器128以生成复用器输出130。在图1所解说的实施例中,复用器128包括2:1复用器,其具有被耦合到单差错位置解码器输出(e_sec)124的第一输入,被耦合到双差错位置解码器输出(e_dec)126的第二输入,以及基于控制输入132来输出单差错位置解码器输出(e_sec)或双差错位置解码器输出(e_dec)的复用器输出130。在图1所解说的实施例中,复用器128的控制输入132是从双检错器112接收双检错输出(AL_DED)的逻辑补的输入。在一实施例中,处于复用器128的控制输入132处的控制信号(其为~AL_DED)根据以下关系来确定复用器128的输出130:控制信号(~AL_DED)复用器的输出0DEC差错位置解码器的输出e_dec1SEC差错位置解码器的输出e_sec表2在该实施例中,可纠正数据输入中直到双差错的比特差错。尽管在该实施例中三差错可能是不可纠正的,但由标志生成器116生成的差错标志122可指示三差错的存在。例如,在上面关于表1所述的实施例中,两比特差错标志11表示三差错的存在。在上文所描述的实施例中,差错数目、来自校正子生成器108的第一矢量信号输出(S0)、来自SEC差错位置解码器118的输出(e_sec)124、来自DEC差错位置解码器120的输出(e_dec)126、AL_DED的逻辑补(~AL_DED)、和复用器128的输出(e)130之间的关系被概述在下表中:表3在进一步的实施例中,提供纠错器134,其具有耦合以接收输入数据(数据比特_输入)的数据输入,耦合到复用器128的差错矢量输出(e)130的差错矢量输入,以及输出经纠正的数据(数据比特_输出)的输出106。图2是解说包括触发器和定时控制器但不包括具有复用器的分开的SEC和DEC差错位置解码器的检错和纠错装置200的另一实施例的框图。在图2中,检错和纠错装置200具有数据输入(数据比特_输入)202、差错校验输入(校验比特_输入)204、控制输入206、经纠正数据输出(数据比特_输出)208、单检错输出(AL_SED)210和三检错输出(AL_TED)212。在图2所解说的实施例中,检错和纠错装置200包括校正子生成器214。在一实施例中,图2中的校正子生成器214可类似于如上文所描述和如图1所示的校正子生成器108。例如,图2中的校正子生成器214可包括奇偶校验矩阵解码器(诸如,使用BCH码的基于XOR树的奇偶校验矩阵解码器),如以上针对图1中所示实施例所描述的。在图2所解说的实施例中,提供定时控制器216。在一实施例中,定时控制器216包括延迟线,其实施例将在下文参照图3进一步详细描述。参照图2,定时控制器216被耦合到控制输入206,并且在来自控制输入206的传入信号在控制输出218处离开定时控制器216之前将传入信号延迟达给定的时间量。在一实施例中,检错和纠错装置200包括触发器220,其具有被耦合到校正子生成器214的输出的数据输入222、被耦合到定时控制器216的控制输出218的翻转输入224、以及基于从校正子生成器214接收到的校正子和定时控制器216的控制输出218来输出经递送的校正子输出226的输出。在一实施例中,在检错和纠错装置200中提供差错位置解码器228。在一实施例中,差错位置解码器228具有被耦合以接收来自触发器220的经递送的校正子输出226的输入、差错位置解码器输出230、单差错解码器输出(SED)232和双差错解码器输出(DED)234。在图2所示的实施例中,在检错和纠错装置200中提供纠错器236。在一实施例中,纠错器236具有被耦合到数据输入(数据比特_输入)202的第一输入,被耦合到差错位置解码器输出230的第二输入、以及生成检错和纠错装置200的经纠正的数据输出(数据比特_输出)208的输出。在一实施例中,检错和纠错装置200还包括生成单检错输出(AL_SED)210和三检错输出(AL_TED)212的检错器238。在一实施例中,检错器238具有被耦合以接收来自触发器220的经递送校正子输出226的第一输入、被耦合以接收单差错解码器输出(SED)232的第二输入、以及被耦合以接收来自差错位置解码器228的双差错解码器输出(DED)232的第三输入。在一实施例中,检错器238包括OR(或)门240,其具有耦合以接收经递送校正子输出226的输入、以及被配置为输出单检错输出(AL_SED)210的输出。在进一步的实施例中,检错器238还包括AND(与)门242,其具有被耦合到OR门240的输出的第一输入,被耦合到单差错解码器输出(SED)232的补的第二输入、以及被耦合到双误差解码器输出(DED)234的补的第三输出。在图2所示的实施例中,AND门242的输出是三检错输出(AL_TED)212。图3是解说包括用于在图2的检错和纠错装置的实施例中生成触发器220的控制信号的延迟线300的定时控制器216的实施例的框图。在一实施例中,控制输入206接收具有正上升沿的时钟信号302,并且当时钟信号302离开延迟线300的输出218时,时钟信号302的正上升沿被延迟给定的时间量。在一实施例中,可在延迟线300中提供多个逻辑门或缓冲器以延迟时钟信号302的传播。在图3所示的实施例中,延迟线300包括一个或多个AND门(诸如,AND门304a、304b、304c和304d),一个或多个NAND(与非)门(诸如,NAND门306)以及一个或多个缓冲器(诸如,缓冲器308a、308b和308c),以延迟时钟信号302从延迟线300的输入206到输出218的传播。也可在本公开的范围内实现其他类型的逻辑门、缓冲器或延迟线。此外,虽然图3解说了正边沿触发的触发器220(诸如,D触发器),但是在其他实施例中可实现其他类型的触发器。例如,可实现其他类型的触发(诸如,负边沿触发),而不是正边沿触发。在一实施例中,实现在图3中的延迟线300和触发器以减少如图2所示的在差错位置解码器228中无效转变的概率。利用由延迟线300提供的所设定时间延迟量,时钟信号302在校正子稳定后到达触发器220,并且只有在校正子稳定后,校正子才由触发器220递送到差错位置解码器228作为经递送的校正子,以避免无效转变。在一实施例中,提供延迟线300以模拟由校正子生成器214生成的校正子的最差延迟。在一实施例中,通过模拟电路从数据和错误校验(数据比特_输入和校验比特_输入)输入202和204到校正子生成器214的输出的关键路径来创建延迟线300。该关键路径的最差情形时间延迟是使校正子稳定所需的最大时间(TI-S)。在一实施例中,为了确保正确的触发器操作,延迟线300可被设计为使得由延迟线300产生的总时间延迟略微小于使校正子稳定所需的最大时间(TI-S),即使检错和纠错装置200的整体延迟略微增加。例如,在图3所示的实施例中,逻辑门的数目(诸如,AND门304a、304b、304c和304d以及NAND门306)可被实现为模拟在从校正子输入到校正子输出的关键路径上使校正子稳定所需的最大时间(TI-S),并且可添加缓冲器(诸如,缓冲器308a、308b和308c)以产生附加的时间延迟。图4是解说具有触发器、定时控制器、分开的单纠错(SEC)和双纠错(DEC)差错位置解码器、复用器和标志生成器的检错和纠错装置的又一实施例的框图。在图4所解说的实施例中,检错和纠错装置400具有数据输入(数据比特_输入)402、差错校验输入(校验比特_输入)404和经纠正的数据输出(数据比特_输出)406。在该实施例中,检错和纠错装置400包括校正子生成器408,其被配置为接收数据输入(数据比特_输入)402和差错校验输入(校验比特_输入)404。在一实施例中,校正子生成器408能够以类似于上文所描述和图1所示的实施例中的校验生成器108的方式响应于数据输入(数据比特_输入)402和差错校验输入(校验比特_输入)404生成第一矢量信号输出(S0)、第二矢量信号输出(S1)和第三矢量信号输出(S3)。在一实施例中,校正子生成器408包括奇偶校验矩阵解码器,而差错校验输入(校验比特_输入)404包括奇偶校验比特输入。在一实施例中,奇偶校验矩阵解码器可包括基于XOR树的奇偶校验矩阵解码器。例如,可通过实现任何已知的ECC(诸如,BCH码)来构建校正子生成器408。在图4所解说的实施例中,检错和纠错装置400还包括控制器410,其被配置为从校正子生成器408接收第一矢量信号输出(S0)、第二矢量信号输出(S1)和第三矢量信号输出(S3),并且被配置为基于来自校正子生成器108的三个矢量信号S0、S1和S3来生成单纠错输出(SEC_输出)和双纠错输出(DEC_输出)。在一实施例中,SEC_输出和DEC_输出可以与上文图1所描述的相同的方式来生成。在图4所解说的实施例中,检错和纠错装置400进一步包括双检错器412,其具有被耦合以从校正子生成器108接收第一矢量信号输出(S0)、第二矢量信号输出(S1)和第三矢量信号输出(S3)的输入,以及具有基于来自校正子生成器408的三个矢量信号S0、S1和S3中的至少两者来生成双检错输出(AL_DED)414的输出。在一实施例中,来自双检错器412的双检错输出(AL_DED)414可基于接收自校正子生成器108的第二矢量信号输出(S1)和第三矢量信号输出(S3)由关于图1所描述的相同等式来生成:AL_DED=S13+S3在一实施例中,如图4所解说的,在检错和纠错装置400中以与上文如图1所描述的实施例类似的方式提供标志生成器416。参照图4,标志生成器416生成了两比特差错标志(差错_标志)422,其是从检错和纠错装置400输出的作为零差错、单差错、双差错或三差错的两比特指示符。在一实施例中,根据关于图1所描述的表1,可生成两比特差错标志(差错_标志)422以指示零差错、单差错,双差错或三差错的存在。参照图4,提供了具有接收时钟信号的控制输入426和产生经时间延迟的时钟输出的输出428的定时控制器424。在一实施例中,定时控制器424可包括延迟线(诸如,如图3所解说和上文所描述的延迟线300)。例如,如图3所示,此延迟线可包括一个或多个逻辑门(诸如,AND或NAND门)、或者一个或多个缓冲器、或者逻辑门和缓冲器的组合。参照图4,提供了来自定时控制器424的输出428的经时间延迟的时钟输出作为两个触发器430和432的翻转输入。在图4所示的实施例中,提供了第一触发器430,其包括从控制器410接收单纠错输出(SEC_输出)的数据输入434,和从定时控制器424接收经时间延迟的时钟输出的翻转输入436。在一实施例中,第一触发器430包括具有正边沿触发的D触发器。同样,提供了第二触发器432,其包括从控制器410接收双纠错输出(DEC_输出)的数据输入438,和从定时控制器424接收经时间延迟的时钟输出的翻转输入440。在进一步的实施例中,第二触发器432还可包括具有正边沿触发的D触发器。在替换的实施例中,可实现其他类型的触发器,并且触发器的触发不需要是由时钟信号进行的正边沿触发。在图4所示的实施例中,第一触发器430向单纠错(SEC)差错位置解码器444输出经递送的SEC_输出442,而第二触发器432向双纠错(DEC)差错位置解码器448输出经递送的DEC_输出446。SEC_输出和DEC_输出可由控制器410以与上文关于图1所描述的相同方式生成。在如图4所示的实施例中提供了第一触发器430和第二触发器432,以确保SEC_输出和DEC_输出仅在校正子被稳定之后分别被递送到SEC差错位置解码器444和DEC差错位置解码器448以避免无效转变。在一实施例中,图4中的SEC差错位置解码器444和DEC差错位置解码器448以与上文关于图1所描述的相同方式分别生成单差错位置解码器输出(e_sec)450和双差错位置解码器输出(e_dec)452。参照图4,复用器454具有被耦合以接收单差错位置解码器输出(e_sec)450的第一输入、被耦合以接收双差错位置解码器输出(e_dec)452的第二输入以及控制输入456。在一实施例中,控制输入456被耦合以与上文关于图1所描述的相同方式接收AL_DED的逻辑补。在一实施例中,例如根据表2和3中所描述的关系,以与上文关于图1所描述的相同方式选择复用器454的输出(e)458。在进一步的实施例中,在图4的检错和纠错装置400中提供纠错器460。在一实施例中,纠错器具有被耦合以接收输入数据(数据比特_输入)的数据输入、被耦合到复用器454的差错矢量输出(e)458的差错矢量输入、以及输出经纠正的数据(数据比特_输出)的输出406。图5是解说具有被配置为执行检错和纠错功能的逻辑的检错和纠错装置的实施例的简化框图。在图5所解说的实施例中,检错和纠错装置500包括在框505中被配置为定位单差错的逻辑、被配置为定位双差错的逻辑510、以及被配置为生成经纠正的输出数据的逻辑515。如框505、510和515中所解说的被配置为定位单差错的逻辑、被配置为定位双差错的逻辑、以及被配置为生成经纠正的输出数据的逻辑中的每一者可包括上文关于图1到图4所描述的检错和纠错装置的各种实施例中的一个或多个元件。图6是解说其中可实现检错和纠错装置的存储器设备的实施例的框图。在图6所解说的实施例中,存储器600包括存储器单元605和检错和纠错装置610。检错和纠错装置610可被集成在与存储器单元605相同的芯片上,或者可被提供在单独的芯片上。如图6所示,来自存储器单元的原始数据可沿着箭头615被传送到检错和纠错装置610以用于检错和纠错,并且来自检错和纠错装置610的经纠正的数据可沿箭头620被传送回到存储器单元605。检错和纠错装置610可包括上文关于图1到图4所描述的各种实施例中的任一者。本领域技术人员将领会,信息和信号可使用各种不同技术和技艺中的任何一种来表示。例如,贯穿上面说明始终可能被述及的数据、指令、命令、信息、信号、比特、码元和码片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子、或其任何组合来表示。此外,本领域技术人员将领会,结合本文所公开的各实施例描述的各种解说性逻辑框、模块、电路和算法步骤可被实现为电子硬件、计算机软件、或两者的组合。为清楚地解说硬件与软件的这一可互换性,各种解说性组件、块、模块、电路、以及步骤在上面是以其功能性的形式作一般化描述的。此类功能性是被实现为硬件还是软件取决于具体应用和施加于整体装置的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性,但此类实现决策不应被解读为致使脱离本公开的范围。结合本文所公开的实施例描述的方法、序列或算法可直接在硬件中、在由处理器执行的软件模块中、或在这两者的组合中体现。软件模块可驻留在RAM存储器、闪存、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动盘、CD-ROM或者本领域中所知的任何其他形式的存储介质中。示例性存储介质耦合到处理器以使得该处理器能从/向该存储介质读写信息。替换地,存储介质可以被整合到处理器。相应地,本公开的一实施例可包括实施用于检错和纠错的方法的计算机可读介质。相应地,本公开不限于所解说的示例且任何用于执行文本所描述的功能性的手段均被包括在本公开的实施例中。尽管上述公开示出了解说性实施例,但是应当注意,在其中可作出各种变更和修改而不会脱离所附权利要求的范围。根据本文中所描述的各实施例的方法权利要求的功能、步骤或动作不必按任何特定次序来执行,除非另外明确声明。此外,尽管各要素可能是以单数来描述或主张权利的,但是复数也是已料想了的,除非显式地声明了限定于单数。当前第1页1 2 3 
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