本发明涉及能够改变分频比的可变分频器。
背景技术
能够改变分频比的可变分频器有时例如用作相位同步电路(pll：phaselockedloop：锁相环)的一个部件。
即，可变分频器有时用于以设定好的分频比对pll内的压控振荡器(vco：voltageontrolledoscillator)的输出信号进行分频。
作为可变分频器的结构，已知有将多个双模分频器串联连接而成的结构。
另外，作为双模分频器，例如已知有进行如下所示的动作的分频器。
当从后级的双模分频器接收到作为控制信号的mod信号时，在该mod信号表示固定分频比的情况下，双模分频器对从前级的双模分频器输出的时钟信号进行2分频，将该时钟信号的分频信号输出到后级的双模分频器。
在该mod信号表示允许改变分频比的情况下，如果从外部赋予的分频比设定数据为l电平的信号，则双模分频器对从前级的双模分频器输出的时钟信号进行2分频，将该时钟信号的分频信号输出到后级的双模分频器，如果该分频比设定数据为h电平的信号，则双模分频器对从前级的双模分频器输出的时钟信号进行3分频，将该时钟信号的分频信号输出到后级的双模分频器。
此外，双模分频器将从后级的双模分频器输出的mod信号输出到前级的双模分频器。
在串联连接有n个上述双模分频器的可变分频器的情况下，更新对n个双模分频器赋予的分频比设定数据，从而能够以2n～2n+1-1的范围的分频比进行动作。
另外，在n个双模分频器中的第1级到第m级的双模分频器为前半的双模分频器，第(m+1)级到末级即第n级的双模分频器为后半的双模分频器时，串联连接n个双模分频器而成的可变分频器能够使后半的双模分频器中的后几个双模分频器无效。
在后几个双模分频器被无效的情况下，后几个双模分频器与可变分频器的分频动作无关，因此，与可变分频器的分频动作相关的双模分频器的个数减少，与全部双模分频器与分频动作相关的情况相比，能够应对较小的分频比。
例如，在pll中有时需要实现小数的分频比，在这样的情况下，对分频比进行δσ调制，因此，可变分频器需要追随动态变化的分频比模式进行动作。
在以下的专利文献1公开的可变分频器中，为了能够追随动态变化的分频比模式进行动作，对已被无效的双模分频器的内部状态进行初始化，以使已被无效的双模分频器在接下来被有效化时的动作固定。
现有技术文献
专利文献
专利文献1：日本特开2015-228569号公报
技术实现要素：
发明要解决的课题
以往的可变分频器如上所述地构成，因此，在与分频动作相关的有效的双模分频器中，最后级的双模分频器的分频比为3分频时，在被赋予了减少与分频动作相关的有效的双模分频器的个数的分频比设定数据的情况下，存在有时无法进行正常的分频动作这样的课题。
例如，在与分频动作相关的有效的双模分频器的个数为4个，通过4个双模分频器进行12分频时，将与分频动作相关的有效的双模分频器的个数减少至3个，从而被赋予了使分频比为7分频的分频比设定数据的情况下，有时发生分频比变成8分频的误动作。
这是由以下原因引起的：通过从外部赋予的分频比设定数据更新分频比的定时为从第1级双模分频器输出的mod信号下降的定时，因此，在分频比的更新定时，与分频动作相关的有效的双模分频器的内部状态根据分频比而不同。
本发明正是为了解决上述课题而完成的，其目的在于得到一种可变分频器，在与分频动作相关的有效的双模分频器中，最后级的双模分频器的分频比为3分频时，即便被赋予了减少与分频动作相关的有效的双模分频器的个数的分频比设定数据，也能够实现正常的分频动作。
用于解决课题的手段
本发明的可变分频器具有：第1分频器组，其是将多个双模分频器串联连接而成的，双模分频器在被赋予有效的复位信号的状态下，内部状态被初始化，在被赋予无效的复位信号的状态下，按照设定数据将分频比设定成第1分频比或第2分频比，以设定的分频比对输入信号进行分频，并输出输入信号的分频信号；设定数据输出电路，其将设定数据输出到第1分频器组中的多个双模分频器；以及复位电路，其按照从设定数据输出电路输出的设定数据生成有效或无效的复位信号，将有效或无效的复位信号输出到多个双模分频器，设定数据输出电路与从第1分频器组的多个双模分频器中的、被从复位电路输出无效的复位信号的双模分频器中末级的双模分频器输出的分频信号同步地，更新设定数据。
发明效果
根据本发明，设定数据输出电路构成为与从第1分频器组的多个双模分频器中的、被从复位电路输出无效的复位信号的双模分频器中末级的双模分频器输出的分频信号同步地，更新该设定数据。因此，具有如下效果：在与分频动作相关的有效的双模分频器中，最后级的双模分频器的分频比为3分频时，即便被赋予了减少与分频动作相关的有效的双模分频器的个数的分频比设定数据，也能够实现正常的分频动作。
附图说明
图1是表示本发明的实施方式1的可变分频器的结构图。
图2是表示本发明的实施方式1的可变分频器的双模分频器1-1、1-2的结构图。
图3是表示本发明的实施方式1的可变分频器的双模分频器2-1、2-2的结构图。
图4是表示在可变分频器的分频比从12分频变更成7分频时的各种信号的波形的说明图。
图5是表示本发明的实施方式2的可变分频器的结构图。
具体实施方式
以下，为了更详细地说明本发明，参照附图对用于实施本发明的方式进行说明。
实施方式1
图1是表示本发明的实施方式1的可变分频器的结构图。
在图1中，第1分频器组1具备2个双模分频器1-1、1-2。
在图1的例子中，第1分频器组1具备的双模分频器的个数为2个，但这仅是一例，也可以具备3个以上的双模分频器。
双模分频器1-1、1-2串联连接，双模分频器1-1中的时钟信号clk(4)的输出端子out与双模分频器1-2中的时钟信号clk(4)的输入端子in连接。
双模分频器1-1、1-2在被从复位电路6赋予有效的复位信号的状态下，即，在被赋予信号电平为l电平的复位信号的状态下，内部状态被初始化，从输出端子out输出信号电平为l电平的信号，并且，与从modin端子输入的分频比控制信号mod的信号电平无关地，从modout端子输出信号电平为l电平的分频比控制信号mod。在该情况下，双模分频器1-1、1-2成为与分频动作无关的被效化的双模分频器。
双模分频器1-1、1-2在被从复位电路6赋予无效的复位信号的状态下，即，在被赋予信号电平为h电平的复位信号的状态下，成为与分频动作相关的有效的双模分频器，在被从modin端子输入信号电平为l电平的分频比控制信号mod的情况下，将分频比设定成2分频(第1分频比)。
另外，双模分频器1-1、1-2在被赋予信号电平为h电平的复位信号的状态下，在被从modin端子输入信号电平为h电平的分频比控制信号mod的情况下，如果从再定时电路4的触发器4-2、4-3输出的分频比的设定数据即分频比设定信号p’<2>、p’<3>的信号电平为l电平，则将分频比设定成2分频，如果该分频比设定信号p’<2>、p’<3>的信号电平为h电平，则将分频比设定成3分频(第2分频比)。
并且，双模分频器1-1、1-2以所设定的分频比，对从输入端子in输入的时钟信号clk(输入信号)进行分频，从输出端子out输出时钟信号clk的分频信号。
即，双模分频器1-1对时钟信号clk(3)以所设定的分频比进行分频，并输出该时钟信号clk(3)的分频信号即时钟信号clk(4)。
双模分频器1-2以所设定的分频比对时钟信号clk(4)进行分频，输出该时钟信号clk(4)的分频信号即时钟信号clk(5)。
在此，信号电平为l电平的分频比控制信号mod与表示将分频比固定成2分频的第1控制信号对应。另外，信号电平为h电平的分频比控制信号mod与表示允许改变分频比的第2控制信号对应。在该实施方式1中，分频比的改变是改变成2分频或3分频。
此外，双模分频器1-1按照从modin端子输入的分频比控制信号mod(4)和从输入端子in输入的时钟信号clk(3)，将用于生成分频比控制信号mod(3)的分频比控制信号mod从modout端子输出到或门6-4。
双模分频器1-2按照从modin端子输入的信号电平为h电平的信号和从输入端子in输入的时钟信号clk(4)，将用于生成分频比控制信号mod(4)的分频比控制信号mod从modout端子输出到或门6-3。
第2分频器组2具备2个双模分频器2-1、2-2，串联连接在第1分频器组1的前级。
在图1的例子中，第2分频器组2具备的双模分频器的个数为2个，但这仅是一例，也可以具备3个以上的双模分频器。
双模分频器2-1、2-2串联连接，双模分频器2-1中的时钟信号clk(2)的输出端子out与双模分频器2-2中的时钟信号clk(2)的输入端子in连接，双模分频器2-2中的时钟信号clk(3)的输出端子out与双模分频器1-1的时钟信号clk(3)的输入端子in连接。
在被从modin端子输入信号电平为l电平的分频比控制信号mod的情况下，双模分频器2-1、2-2将分频比设定成2分频。
在被从modin端子输入信号电平为h电平的分频比控制信号mod的情况下，如果从再定时电路4的触发器4-0、4-1输出的分频比的设定数据即分频比设定信号p’<0>、p’<1>的信号电平为l电平，则双模分频器2-1、2-2将分频比设定成2分频，如果该分频比设定信号p’<0>、p’<1>的信号电平为h电平，则双模分频器2-1、2-2将分频比设定成3分频。
并且，双模分频器2-1、2-2以所设定的分频比对从输入端子in输入的时钟信号clk进行分频，从输出端子out输出时钟信号clk的分频信号。
即，双模分频器2-1以所设定的分频比对时钟信号clk(1)进行分频，输出该时钟信号clk(1)的分频信号即时钟信号clk(2)。
双模分频器2-2以所设定的分频比对时钟信号clk(2)进行分频，输出该时钟信号clk(2)的分频信号即时钟信号clk(3)。
此外，双模分频器2-1按照从modin端子输入的分频比控制信号mod(2)和从输入端子in输入的时钟信号clk(1)从modout端子输出分频比控制信号mod(1)。
双模分频器2-2按照从modin端子输入的分频比控制信号mod(3)和从输入端子in输入的时钟信号clk(2)从modout端子输出分频比控制信号mod(2)。
设定数据输出电路3具备再定时电路4和边缘检测电路5，保持从外部赋予的分频比设定信号p<0：4>，将对该分频比设定信号p<0：4>进行再定时而成的分频比设定信号p’<0：4>输出到双模分频器2-1、2-2、1-1、1-2。
再定时电路4具备触发器4-0～4-4。
触发器4-0～4-4保持从外部赋予的分频比设定信号p<0>～p<4>，与从边缘检测电路5输出的时钟信号out的上升沿同步地，将对该分频比设定信号p<0>～p<4>进行再定时而成的分频比设定信号p’<0>～p’<4>输出到双模分频器2-1、2-2、1-1、1-2。
边缘检测电路5具备选择信号生成电路5a、多路复用器5b以及触发器5c。
选择信号生成电路5a按照从再定时电路4输出的分频比设定信号p’<0：4>，从时钟信号clk(3)～clk(5)中决定要选择的时钟信号clk，将表示选择该决定的时钟信号clk的选择信号输出到多路复用器5b。
即，在从再定时电路4输出的分频比设定信号p’<0：4>的值为4～7的情况下，选择信号生成电路5a将表示选择时钟信号clk(3)的选择信号输出到多路复用器5b，在该分频比设定信号p’<0：4>的值为8～15的情况下，选择信号生成电路5a将表示选择时钟信号clk(4)的选择信号输出到多路复用器5b，在分频比设定信号p’<0：4>的值为16～31的情况下，选择信号生成电路5a将表示选择时钟信号clk(5)的选择信号输出到多路复用器5b。
多路复用器5b从时钟信号clk(3)～clk(5)中，选择从选择信号生成电路5a输出的选择信号所示的时钟信号clk，将该选择出的时钟信号clk输出到触发器5c。
当从多路复用器5b输出的时钟信号clk下降时，触发器5c输出信号电平为h电平的信号作为时钟信号out，当从双模分频器2-1的modout端子输出的分频比控制信号mod(1)上升时，触发器5c输出信号电平为l电平的信号作为时钟信号out。
复位电路6具备逻辑和门(以下，称作“或门”)6-1～6-4，按照从再定时电路4输出的分频比设定信号p’<3：4>生成有效或无效的复位信号，将有效或无效的复位信号输出到双模分频器1-1、1-2。
即，在分频比设定信号p’<4>的信号电平为l电平的情况下，复位电路6将信号电平为l电平的复位信号作为有效的复位信号输出到双模分频器1-2，在分频比设定信号p’<4>的信号电平为h电平的情况下，复位电路6将信号电平为h电平的复位信号作为无效的复位信号输出到双模分频器1-2。
另外，在分频比设定信号p’<3：4>的信号电平为l电平的情况下，复位电路6将信号电平为l电平的复位信号作为有效的复位信号输出到双模分频器1-1，在分频比设定信号p’<3>和分频比设定信号p’<4>中的至少一方的信号电平为h电平的情况下，复位电路6将信号电平为h电平的复位信号作为无效的复位信号输出到双模分频器1-1。
在分频比设定信号p’<3>和分频比设定信号p’<4>中的至少一方的信号电平为h电平的情况下，或门6-1输出信号电平为h电平的复位信号，在分频比设定信号p’<3>和分频比设定信号p’<4>的信号电平为l电平的情况下，或门6-1输出信号电平为l电平的复位信号。
在图1中设置有或门6-2，但或门6-2并不进行任何动作，因此无需设置或门6-2。在构成第1分频器组1的双模分频器的个数多的情况下，安装与双模分频器相同数量的或门，在印刷基板的印刷等中更为方便，因此设置有或门6-2。
在从双模分频器1-2的modout端子输出的分频比控制信号mod的信号电平为l电平，并且分频比设定信号p’<4>的信号电平为h电平的情况下，或门6-3将信号电平为l电平的分频比控制信号mod(4)输出到双模分频器1-1的modin端子。
另外，在从双模分频器1-2的modout端子输出的分频比控制信号mod的信号电平为h电平的情况下，或者分频比设定信号p’<4>的信号电平为l电平的情况下，或门6-3将信号电平为h电平的分频比控制信号mod(4)输出到双模分频器1-1的modin端子。
在从双模分频器1-1的modout端子输出的分频比控制信号mod的信号电平为l电平，并且从或门6-1输出的复位信号的信号电平为h电平的情况下，或门6-4将信号电平为l电平的分频比控制信号mod(3)输出到双模分频器2-2的modin端子。
另外，在从双模分频器1-1的modout端子输出的分频比控制信号mod的信号电平为h电平的情况下，或者从或门6-1输出的复位信号的信号电平为l电平的情况下，或门6-4将信号电平为h电平的分频比控制信号mod(3)输出到双模分频器2-2的modin端子。
图2是表示本发明的实施方式1的可变分频器的双模分频器1-1、1-2的结构图。
在图2中，如果从modin端子输入的分频比控制信号mod和从低通锁存器(以下，称作“低通锁存器”)17输出的分频信号的反转信号的信号电平均为h电平，则逻辑积门(以下，称作“与门”)11将信号电平为h电平的信号输出到高通锁存器(以下，称作“高通锁存器”)12，如果该分频比控制信号mod和该反转信号的信号电平中的至少一方为l电平，则逻辑积门11将信号电平为l电平的信号输出到高通锁存器12。
在从输入端子in输入的时钟信号clk的信号电平为h电平时，从与门11接收到信号时，高通锁存器12将该信号作为分频比控制信号mod从q端子输出到与门13和modout端子，在该时钟信号clk的信号电平为l电平的情况下，保持从q端子输出的信号的信号电平。
另外，高通锁存器12具有复位功能，当向reset端子赋予信号电平为l电平的复位信号时，将信号电平为l电平的分频比控制信号mod从q端子输出到与门13和modout端子。
如果从高通锁存器12输出的分频比控制信号mod和从p端子输入的分频比设定信号p’的信号电平均为h电平，则与门13将信号电平为h电平的信号输出到低通锁存器14，如果该分频比控制信号mod和分频比设定信号p’的信号电平中的至少一方为l电平，则与门13将信号电平为l电平的信号输出到低通锁存器14。
在从输入端子in输入的时钟信号clk的信号电平为l电平时，从与门13接收到信号时，低通锁存器14将使该信号的信号电平反转后的信号从
在说明书的文章中，由于电子申请的关系，在q的文字上无法附加“-”的记号，因此记作
另外，低通锁存器14具备复位功能，当向reset端子赋予信号电平为l电平的复位信号时，将信号电平为h电平的信号从
如果从低通锁存器14输出的信号和从低通锁存器17输出的分频信号的信号电平均为h电平，则与门15将信号电平为h电平的信号输出到高通锁存器16，如果从低通锁存器14输出的信号和分频信号的信号电平中的至少一方为l电平，则与门15将信号电平为l电平的信号输出到高通锁存器16。
在从输入端子in输入的时钟信号clk的信号电平为h电平时，从与门15接收到信号时，高通锁存器16将该信号从q端子输出到低通锁存器17，在该时钟信号clk的信号电平为l电平的情况下，保持从q端子输出的信号的信号电平。
另外，高通锁存器16具备设置功能，当向set端子赋予信号电平为l电平的复位信号时，将信号电平为h电平的信号从q端子输出到低通锁存器17。
在从输入端子in输入的时钟信号clk的信号电平为l电平时，从高通锁存器16接收到信号时，低通锁存器17将该信号的反转信号作为时钟信号clk的分频信号从
另外，低通锁存器17具备设置功能，当向set端子赋予信号电平为l电平的复位信号时，将信号电平为l电平的分频信号从
图3是表示本发明的实施方式1的可变分频器的双模分频器2-1、2-2的结构图。
在图3中，如果从modin端子输入的分频比控制信号mod和从低通锁存器27输出的分频信号的反转信号的信号电平均为h电平，则与门21将信号电平为h电平的信号输出到高通锁存器22，如果该分频比控制信号mod和该反转信号的信号电平中的至少一方为l电平，则与门21将信号电平为l电平的信号输出到高通锁存器22。
在从输入端子in输入的时钟信号clk的信号电平为h电平时，从与门21接收到信号时，高通锁存器22将该信号作为分频比控制信号mod从q端子输出到与门23和modout端子，在该时钟信号clk的信号电平为l电平的情况下，保持从q端子输出的信号的信号电平。
如果从高通锁存器22输出的分频比控制信号mod和从p端子输入的分频比设定信号p’的信号电平均为h电平，则与门23将信号电平为h电平的信号输出到低通锁存器24，如果该分频比控制信号mod和分频比设定信号p’的信号电平中的至少一方为l电平，则与门23将信号电平为l电平的信号输出到低通锁存器24。
在从输入端子in输入的时钟信号clk的信号电平为l电平时，从与门23接收到信号时，低通锁存器24将使该信号的信号电平反转后的信号从
如果从低通锁存器24输出的信号和从低通锁存器27输出的分频信号的信号电平均为h电平，则与门25将信号电平为h电平的信号输出到高通锁存器26，如果从低通锁存器24输出的信号和分频信号的信号电平中的至少一方为l电平，则与门25将信号电平为l电平的信号输出到高通锁存器26。
在从输入端子in输入的时钟信号clk的信号电平为h电平时，从与门25接收到信号时，高通锁存器26将该信号从q端子输出到低通锁存器27，并且在该时钟信号clk的信号电平为l电平的情况下，保持从q端子输出的信号的信号电平。
在从输入端子in输入的时钟信号clk的信号电平为l电平时，从高通锁存器26接收到信号时，低通锁存器27将该信号的反转信号作为时钟信号clk的分频信号从
接下来，对动作进行说明。
在该实施方式1中，为了便于说明，假设第1分频器组1的双模分频器1-1、1-2中的双模分频器1-2的分频动作被无效化，分频动作为有效的双模分频器1-1的分频比被设定成3分频。
说明在这样的状态下第1分频器组1进行动作时，即便双模分频器1-1的分频动作被无效化，与分频动作相关的有效的双模分频器的个数减少，也可实现正常的分频动作。
图4是表示可变分频器的分频比从12分频变更成7分频时的各种信号的波形的说明图。
以下，参照图4，对可变分频器的分频比从12分频变更成7分频时的动作进行说明。
在可变分频器的分频比被设定成12分频的情况下，从外部向再定时电路4的触发器4-0～4-4赋予的分频比设定信号p<0：4>的值如下所述。
p<0>＝0
p<1>＝0
p<2>＝1
p<3>＝1
p<4>＝0
因此，从再定时电路4的触发器4-0～4-4，将再定时后的分频比设定信号p’<0：4>输出到双模分频器2-1、2-2、1-1、1-2和边缘检测电路5的选择信号生成电路5a。另外，从触发器4-2～4-4，将再定时后的分频比设定信号p’<2：4>输出到复位电路6。从触发器4-0～4-4输出分频比设定信号p’<0：4>的定时是从后述的边缘检测电路5的触发器5c输出的时钟信号out上升的定时。
由此，向双模分频器2-1的p端子赋予分频比设定信号p’<0>＝0，向双模分频器2-2的p端子赋予分频比设定信号p’<1>＝0。
另外，向双模分频器1-1的p端子赋予分频比设定信号p’<2>＝1，向双模分频器1-2的p端子赋予分频比设定信号p’<3>＝1。
另外，向双模分频器1-2的reset端子赋予分频比设定信号p’<4>＝0。
分频比设定信号p’<4>＝0是有效的复位信号即信号电平为l电平的复位信号，因此，第1分频器组1中的双模分频器1-2的内部状态被初始化，分频动作被无效化。
即，在双模分频器1-2的高通锁存器12中，当向reset端子赋予信号电平为l电平的复位信号时，从q端子输出的分频比控制信号mod的信号电平被初始化成l电平。由此，信号电平为l电平的分频比控制信号mod从双模分频器1-2的modout端子输出到或门6-3。
在双模分频器1-2的低通锁存器14中，当向reset端子赋予信号电平为l电平的复位信号时，从
在双模分频器1-2的高通锁存器16中，当向set端子赋予信号电平为l电平的复位信号时，从q端子输出的信号的信号电平被初始化成h电平。
另外，在双模分频器1-2的低通锁存器17中，当向set端子赋予信号电平为l电平的复位信号时，从
此时，或门6-3从双模分频器1-2接收到信号电平为l电平的分频比控制信号mod，但是，从触发器4-4接收到分频比设定信号p’<4>＝0，因此，如图4所示，将信号电平为h电平的分频比控制信号mod(4)输出到双模分频器1-1。
另外，或门6-1从触发器4-4接收到分频比设定信号p’<4>＝0，但是，从触发器4-3接收到分频比设定信号p’<3>＝1，因此，将信号电平为h电平的信号输出到或门6-4和双模分频器1-1的reset端子。
信号电平为h电平的信号是无效的复位信号即信号电平为h电平的复位信号，因此，双模分频器1-1的内部状态未被初始化，分频动作是有效的。
第1分频器组1中的双模分频器1-1从或门6-3接收到信号电平为h电平的分频比控制信号mod(4)，另外，从触发器4-2接收到分频比设定信号p’<2>＝1，因此，将分频比设定成3分频。
即，信号电平为h电平的分频比控制信号mod(4)被输入到双模分频器1-1的与门11，因此，从低通锁存器17的q端子输出的分频信号的反转信号通过与门11而输出到高通锁存器12。
另外，分频比设定信号p’<2>＝1被输入到双模分频器1-1的与门13，因此，与从输入端子in输入的时钟信号clk(3)同步地，从高通锁存器12输出的信号通过与门13而输出到低通锁存器14。
因此，与门11和高通锁存器12与与门13、低通锁存器14、与门15、高通锁存器16以及低通锁存器17一起有助于进行分频动作，因此，将分频比设定成3分频。
由此，如图4所示，双模分频器1-1与从输入端子in输入的时钟信号clk(3)的下降沿同步地，对该时钟信号clk(3)进行3分频，将时钟信号clk(3)的分频信号即时钟信号clk(4)从输出端子out输出到后级的双模分频器1-2和边缘检测电路5的多路复用器5b。
另外，在分频比设定信号p’<2>＝0的情况下，与门13的输出信号的信号电平始终为l电平，与门11和高通锁存器12无助于分频动作，因此，被设定成2分频。在2分频的情况下，只有低通锁存器14、与门15、高通锁存器16以及低通锁存器17有助于分频动作。
另外，如图4所示，双模分频器1-1与从输入端子in输入的时钟信号clk(3)的上升沿同步地，对该时钟信号clk(3)进行2分频，将对时钟信号clk(3)进行2分频后的信号作为分频比控制信号mod从modout端子输出。
即，如果从modin端子输入的分频比控制信号mod(4)和从低通锁存器17输出的分频信号的反转信号的信号电平均为h电平，则双模分频器1-1的与门11将信号电平为h电平的信号输出到高通锁存器12，如果该分频比控制信号mod(4)和该反转信号的信号电平中的至少一方为l电平，则双模分频器1-1的与门11将信号电平为l电平的信号输出到高通锁存器12。
在从输入端子in输入的时钟信号clk(3)的信号电平为h电平时，从与门11接收到信号时，双模分频器1-1的高通锁存器12将该信号作为分频比控制信号mod从q端子输出到modout端子，在该时钟信号clk(3)的信号电平为l电平的情况下，保持从q端子输出的信号的信号电平。
因此，双模分频器1-1输出对时钟信号clk(3)进行2分频后的信号作为分频比控制信号mod。
在图4的例子中，以记作“clk(4)下降沿”的定时为起点，在从第1个时钟信号clk(3)的上升沿到第2个时钟信号clk(3)的上升沿的期间内，输出信号电平为h电平的分频比控制信号mod。如后所述，该分频比控制信号mod与从或门6-4输出的分频比控制信号mod(3)对应。
或门6-4从或门6-1接收到信号电平为h电平的信号，因此，将从双模分频器1-1输出的分频比控制信号mod直接作为分频比控制信号mod(3)输出到双模分频器2-2。
第2分频器组2中的双模分频器2-2从触发器4-1接收到分频比设定信号p’<1>＝0，因此，与从或门6-4输出的分频比控制信号mod(3)的信号电平无关地，将分频比设定成2分频。
即，分频比设定信号p’<1>＝0被输入到双模分频器2-2的与门23，因此，与从输入端子in输入的时钟信号clk(2)的信号电平、从或门6-4输出的分频比控制信号mod(3)的信号电平无关地，与门23的输出信号的信号电平始终为l电平。因此，与门21和高通锁存器22无助于分频动作，因此，被设定成2分频。在2分频的情况下，只有低通锁存器24、与门25、高通锁存器26以及低通锁存器27有助于分频动作。
由此，如图4所示，双模分频器2-2对从输入端子in输入的时钟信号clk(2)进行2分频，将时钟信号clk(2)的分频信号即时钟信号clk(3)从输出端子out输出到后级的双模分频器1-1。
另外，在分频比设定信号p’<1>＝1的情况下，在从或门6-4输出信号电平为h电平的分频比控制信号mod(3)的期间内，与从输入端子in输入的时钟信号clk(2)同步地，从高通锁存器22输出的信号通过与门23而输出到低通锁存器24。
因此，与门21和高通锁存器22与与门23、低通锁存器24、与门25、高通锁存器26以及低通锁存器27一起有助于分频动作，因此，将分频比设定成3分频。
另外，如图4所示，双模分频器2-2与从输入端子in输入的时钟信号clk(2)的上升沿同步地，对该时钟信号clk(2)进行2分频，将对时钟信号clk(2)进行2分频后的信号作为分频比控制信号mod(2)从modout端子输出。
即，如果从modin端子输入的分频比控制信号mod(3)和从低通锁存器27输出的分频信号的反转信号的信号电平均为h电平，则双模分频器2-2的与门21将信号电平为h电平的信号输出到高通锁存器22，如果该分频比控制信号mod(3)和该反转信号的信号电平中的至少一方为l电平，则双模分频器2-2的与门21将信号电平为l电平的信号输出到高通锁存器22。
在从输入端子in输入的时钟信号clk(2)的信号电平为h电平时，从与门21接收到信号时，双模分频器2-2的高通锁存器22将该信号作为分频比控制信号mod(2)从q端子输出到modout端子，在该时钟信号clk(2)的信号电平为l电平的情况下，保持从q端子输出的信号的信号电平。
在图4的例子中，以记作“clk(4)下降沿”的定时为起点，在从第3个时钟信号clk(2)的上升沿到第4个时钟信号clk(2)的上升沿的期间内，输出信号电平为h电平的分频比控制信号mod(2)。
第2分频器组2中的双模分频器2-1从触发器4-0接收到分频比设定信号p’<0>＝0，因此，与从双模分频器2-2输出的分频比控制信号mod(2)的信号电平无关地，将分频比设定成2分频。
即，分频比设定信号p’<0>＝0被输入到双模分频器2-1的与门23，因此，与从输入端子in输入的时钟信号clk(1)的信号电平、从双模分频器2-2输出的分频比控制信号mod(2)的信号电平无关地，与门23的输出信号的信号电平始终为l电平。因此，与门21和高通锁存器22无助于分频动作，因此，被设定成2分频。在2分频的情况下，只有低通锁存器24、与门25、高通锁存器26以及低通锁存器27有助于分频动作。
由此，如图4所示，双模分频器2-1对从输入端子in输入的时钟信号clk(1)进行2分频，将时钟信号clk(1)的分频信号即时钟信号clk(2)从输出端子out输出到后级的双模分频器2-2。
另外，在分频比设定信号p’<0>＝1的情况下，在从双模分频器2-2输出信号电平为h电平的分频比控制信号mod(2)的期间内，与从输入端子in输入的时钟信号clk(1)同步地，从高通锁存器22输出的信号通过与门23而输出到低通锁存器24。
因此，与门21和高通锁存器22与与门23、低通锁存器24、与门25、高通锁存器26以及低通锁存器27一起有助于分频动作，因此，将分频比设定成3分频。
另外，如图4所示，双模分频器2-1与从输入端子in输入的时钟信号clk(1)的上升沿同步地，对该时钟信号clk(1)进行2分频，将对时钟信号clk(1)进行2分频后的信号作为分频比控制信号mod(1)从modout端子输出到边缘检测电路5的触发器5c。
即，如果从modin端子输入的分频比控制信号mod(2)和从低通锁存器27输出的分频信号的反转信号的信号电平均为h电平，则双模分频器2-1的与门21将信号电平为h电平的信号输出到高通锁存器22，如果该分频比控制信号mod(2)和该反转信号的信号电平中的至少一方为l电平，则双模分频器2-1的与门21将信号电平为l电平的信号输出到高通锁存器22。
在从输入端子in输入的时钟信号clk(1)的信号电平为h电平时，从与门21接收到信号时，双模分频器2-1的高通锁存器22将该信号作为分频比控制信号mod(1)从q端子输出到modout端子，在该时钟信号clk(1)的信号电平为l电平的情况下，保持从q端子输出的信号的信号电平。
在图4的例子中，以记作“clk(4)下降沿”的定时为起点，在从第7个时钟信号clk(1)的上升沿到第8个时钟信号clk(1)的上升沿的期间内，输出信号电平为h电平的分频比控制信号mod(1)。
在从再定时电路4接收到分频比设定信号p’<0：4>时，边缘检测电路5的选择信号生成电路5a按照该分频比设定信号p’<0：4>，从时钟信号clk(3)～clk(5)中决定要选择的时钟信号clk，将表示选择该决定的时钟信号clk的选择信号输出到多路复用器5b。
即，在从再定时电路4输出的分频比设定信号p’<0：4>的值为4～7的情况下，选择信号生成电路5a将表示选择时钟信号clk(3)的选择信号输出到多路复用器5b，在该分频比设定信号p’<0：4>的值为8～15的情况下，选择信号生成电路5a将表示选择时钟信号clk(4)的选择信号输出到多路复用器5b，在分频比设定信号p’<0：4>的值为16～31的情况下，选择信号生成电路5a将表示选择时钟信号clk(5)的选择信号输出到多路复用器5b。
在该实施方式1中，示出了将分频比设定成12分频的例子，因此，选择信号生成电路5a将表示选择时钟信号clk(4)的选择信号输出到多路复用器5b。
边缘检测电路5的多路复用器5b从时钟信号clk(3)～clk(5)中选择从选择信号生成电路5a输出的选择信号所示的时钟信号clk，将该选择出的时钟信号clk输出到触发器5c。
在该实施方式1中，多路复用器5b从选择信号生成电路5a接收到表示选择时钟信号clk(4)的选择信号，因此，从时钟信号clk(3)～clk(5)中选择时钟信号clk(4)，将该时钟信号clk(4)输出到触发器5c。
如图4所示，当从多路复用器5b输出的时钟信号clk(4)下降时，边缘检测电路5的触发器5c输出信号电平为h电平的时钟信号out，当从双模分频器2-1的modout端子输出的分频比控制信号mod(1)上升时，边缘检测电路5的触发器5c输出信号电平为l电平的时钟信号out。
如图4所示，从触发器5c输出的时钟信号out是由图1的可变分频器对时钟信号clk(1)进行12分频后的信号。
此外，向再定时电路4赋予从触发器5c输出的时钟信号out。
接下来，在将可变分频器的分频比变更成7分频的情况下，从外部向再定时电路4赋予如下所述的分频比设定信号p<0：4>。
p<0>＝1
p<1>＝1
p<2>＝1
p<3>＝0
p<4>＝0
再定时电路4的触发器4-0～4-4保持从外部赋予的分频比设定信号p<0：4>，在从边缘检测电路5的触发器5c输出的时钟信号out上升的定时，将保持着的分频比设定信号p<0：4>作为分频比设定信号p’<0：4>输出到双模分频器2-1、2-2、1-1、1-2和边缘检测电路5的选择信号生成电路5a。
另外，触发器4-2～4-4在时钟信号out上升的定时，将保持着的分频比设定信号p’<2：4>输出到复位电路6。
此外，在时钟信号out上升的定时，时钟信号clk(1)～clk(5)的全部信号电平均一致为l电平。
由此，向双模分频器2-1的p端子赋予分频比设定信号p’<0>＝1，向双模分频器2-2的p端子赋予分频比设定信号p’<1>＝1。
另外，向双模分频器1-1的p端子赋予分频比设定信号p’<2>＝1，向双模分频器1-2的p端子赋予分频比设定信号p’<3>＝0。
另外，向双模分频器1-2的reset端子赋予分频比设定信号p’<4>＝0。
分频比设定信号p’<4>＝0是有效的复位信号即信号电平为l电平的复位信号，因此，与分频比为12分频的情况相同地，第1分频器组1中的双模分频器1-2的内部状态被初始化，分频动作被无效化。
即，在双模分频器1-2的高通锁存器12中，当向reset端子赋予信号电平为l电平的复位信号时，从q端子输出的分频比控制信号mod的信号电平被初始化成l电平。由此，信号电平为l电平的分频比控制信号mod从双模分频器1-2的modout端子输出到或门6-3。
另外，在双模分频器1-2的低通锁存器14中，当向reset端子赋予信号电平为l电平的复位信号时，从
在双模分频器1-2的高通锁存器16中，当向set端子赋予信号电平为l电平的复位信号时，从q端子输出的信号的信号电平被初始化成h电平。
另外，在双模分频器1-2的低通锁存器17中，当向set端子赋予信号电平为l电平的复位信号时，从
或门6-3从双模分频器1-2接收到信号电平为l电平的分频比控制信号mod，但是，从触发器4-4接收到分频比设定信号p’<4>＝0，因此，如图4所示，将信号电平为h电平的分频比控制信号mod(4)输出到双模分频器1-1。
或门6-1从触发器4-3接收到分频比设定信号p’<3>＝0，另外，从触发器4-4接收到分频比设定信号p’<4>＝0，因此，将信号电平为l电平的信号输出到或门6-4和双模分频器1-1的reset端子。
从或门6-1输出的信号电平为l电平的信号是有效的复位信号即信号电平为l电平的复位信号，因此，双模分频器1-1与双模分频器1-2同样地，内部状态被初始化，分频动作被无效化。
即，在双模分频器1-1的高通锁存器12中，当向reset端子赋予信号电平为l电平的复位信号时，从q端子输出的分频比控制信号mod的信号电平被初始化成l电平。由此，信号电平为l电平的分频比控制信号mod从双模分频器1-1的modout端子输出到或门6-4。
另外，在双模分频器1-1的低通锁存器14中，当向reset端子赋予信号电平为l电平的复位信号时，从
在双模分频器1-1的高通锁存器16中，当向set端子赋予信号电平为l电平的复位信号时，从q端子输出的信号的信号电平被初始化成h电平。
另外，在双模分频器1-1的低通锁存器17中，当向set端子赋予信号电平为l电平的复位信号时，从
或门6-4从双模分频器1-1接收到信号电平为l电平的分频比控制信号mod，但是，从或门6-1接收到信号电平为l电平的信号，因此，如图4所示，将信号电平为h电平的分频比控制信号mod(3)输出到双模分频器2-2。
第2分频器组2中的双模分频器2-2从或门6-4接收到信号电平为h电平的分频比控制信号mod(3)，另外，从触发器4-1接收到分频比设定信号p’<1>＝1，因此，将分频比设定成3分频。
即，信号电平为h电平的分频比控制信号mod(3)被输入到双模分频器2-2的与门21，因此，从低通锁存器27的q端子输出的分频信号的反转信号通过与门21而输出到高通锁存器22。
另外，分频比设定信号p’<1>＝1被输入到双模分频器2-2的与门23，因此，与从输入端子in输入的时钟信号clk(2)同步地，从高通锁存器22输出的信号通过与门23而输出到低通锁存器24。
因此，与门21和高通锁存器22与与门23、低通锁存器24、与门25、高通锁存器26以及低通锁存器27一起有助于分频动作，因此，将分频比设定成3分频。
由此，如图4所示，双模分频器2-2与从输入端子in输入的时钟信号clk(2)的下降沿同步地，对该时钟信号clk(2)进行3分频，将时钟信号clk(2)的分频信号即时钟信号clk(3)从输出端子out输出到后级的双模分频器1-1和边缘检测电路5的多路复用器5b。
另外，如图4所示，双模分频器2-2与从输入端子in输入的时钟信号clk(2)的上升沿同步地，对该时钟信号clk(2)进行2分频，将对时钟信号clk(2)进行2分频后的信号作为分频比控制信号mod(2)从modout端子输出到双模分频器2-1。
即，如果从modin端子输入的分频比控制信号mod(3)和从低通锁存器27输出的分频信号的反转信号的信号电平均为h电平，则双模分频器2-2的与门21将信号电平为h电平的信号输出到高通锁存器22，如果该分频比控制信号mod(3)和该反转信号的信号电平中的至少一方为l电平，则双模分频器2-2的与门21将信号电平为l电平的信号输出到高通锁存器22。
在从输入端子in输入的时钟信号clk(2)的信号电平为h电平时，从与门21接收到信号时，双模分频器2-2的高通锁存器22将该信号作为分频比控制信号mod(2)从q端子输出到modout端子，在该时钟信号clk(2)的信号电平为l电平的情况下，保持从q端子输出的信号的信号电平。
在图4的例子中，以记作“clk(3)下降沿”的定时为起点，在从第1个时钟信号clk(2)的上升沿到第2个时钟信号clk(2)的上升沿的期间内，输出信号电平为h电平的分频比控制信号mod(2)。
第2分频器组2中的双模分频器2-1从触发器4-0接收到分频比设定信号p’<0>＝1，因此，在从双模分频器2-2输出的分频比控制信号mod(2)的信号电平为h电平的期间内，将分频比设定成3分频。
另外，在从双模分频器2-2输出的分频比控制信号mod(2)的信号电平为l电平的期间内，将分频比设定成2分频。
即，分频比设定信号p’<0>＝1被输入到双模分频器2-2的与门23，因此，在被输入信号电平为h电平的分频比控制信号mod(2)的期间内，与从输入端子in输入的时钟信号clk(1)同步地，从高通锁存器22输出的信号通过与门23而输出到低通锁存器24。
因此，与门21和高通锁存器22有助于分频动作，因此，将分频比设定成3分频。
另外，在被输入信号电平为l电平的分频比控制信号mod(2)的期间内，与门23的输出信号的信号电平始终为l电平，与门21和高通锁存器22无助于分频动作，因此，被设定成2分频。
由此，如图4所示，在被输入信号电平为h电平的分频比控制信号mod(2)的期间内，双模分频器2-1对从输入端子in输入的时钟信号clk(1)进行3分频，在被输入信号电平为l电平的分频比控制信号mod(2)的期间内，双模分频器2-1对从输入端子in输入的时钟信号clk(1)进行2分频，将时钟信号clk(1)的分频信号即时钟信号clk(2)从输出端子out输出到后级的双模分频器2-2。
另外，如图4所示，双模分频器2-1与从输入端子in输入的时钟信号clk(1)的上升沿同步地，对该时钟信号clk(1)进行2分频，将对时钟信号clk(1)进行2分频后的信号作为分频比控制信号mod(1)从modout端子输出到边缘检测电路5的触发器5c。
即，如果从modin端子输入的分频比控制信号mod(2)和从低通锁存器27输出的分频信号的反转信号的信号电平均为h电平，则双模分频器2-1的与门21将信号电平为h电平的信号输出到高通锁存器22，如果该分频比控制信号mod(2)和该反转信号的信号电平中的至少一方为l电平，则双模分频器2-1的与门21将信号电平为l电平的信号输出到高通锁存器22。
在从输入端子in输入的时钟信号clk(1)的信号电平为h电平时，从与门21接收信号时，双模分频器2-1的高通锁存器22将该信号作为分频比控制信号mod(1)从q端子输出到modout端子，在该时钟信号clk(1)的信号电平为l电平的情况下，保持从q端子输出的信号的信号电平。
在图4的例子中，以记作“clk(3)下降沿”的定时为起点，在从第3个时钟信号clk(1)的上升沿到第4个时钟信号clk(1)的上升沿的期间内，输出信号电平为h电平的分频比控制信号mod(1)。
当从再定时电路4接收到分频比设定信号p’<0：4>时，边缘检测电路5的选择信号生成电路5a按照该分频比设定信号p’<0：4>，从时钟信号clk(3)～clk(5)中决定要选择的时钟信号clk，将表示选择该决定的时钟信号clk的选择信号输出到多路复用器5b。
即，在从再定时电路4输出的分频比设定信号p’<0：4>的值为4～7的情况下，选择信号生成电路5a将表示选择时钟信号clk(3)的选择信号输出到多路复用器5b，在该分频比设定信号p’<0：4>的值为8～15的情况下，选择信号生成电路5a将表示选择时钟信号clk(4)的选择信号输出到多路复用器5b，在分频比设定信号p’<0：4>的值为16～31的情况下，选择信号生成电路5a将表示选择时钟信号clk(5)的选择信号输出到多路复用器5b。
在该阶段中，选择信号生成电路5a将分频比设定成7分频，因此，将表示选择时钟信号clk(3)的选择信号输出到多路复用器5b。
边缘检测电路5的多路复用器5b从时钟信号clk(3)～clk(5)中选择从选择信号生成电路5a输出的选择信号所示的时钟信号clk，将该选择出的时钟信号clk输出到触发器5c。
在该阶段中，多路复用器5b从选择信号生成电路5a接收表示选择时钟信号clk(3)的选择信号，因此，从时钟信号clk(3)～clk(5)中选择时钟信号clk(3)，将该时钟信号clk(3)输出到触发器5c。
如图4所示，当从多路复用器5b输出的时钟信号clk(3)下降时，边缘检测电路5的触发器5c输出信号电平为h电平的时钟信号out，当从双模分频器2-1的modout端子输出的分频比控制信号mod(1)上升时，边缘检测电路5的触发器5c输出信号电平为l电平的时钟信号out。
如图4所示，从触发器5c输出的时钟信号out是由图1的可变分频器对时钟信号clk(1)进行7分频后的信号。
此外，向再定时电路4赋予从触发器5c输出的时钟信号out。
由以上内容可知，根据该实施方式1，设定数据输出电路3与从第1分频器组1的多个双模分频器1-1、1-2中的、被从复位电路6输出无效的复位信号的双模分频器中末级的双模分频器输出的分频信号同步地，更新该设定数据。因此，起到如下效果：在与分频动作相关的有效的双模分频器中，最后级的双模分频器的分频比为3分频时，即便被赋予了减少与分频动作相关的有效的双模分频器的个数的分频比模式，也能够实现正常的分频动作。
即，根据该实施方式1，构成为从再定时电路4的触发器4-0～4-4输出分频比设定信号p’<0：4>时，分频动作被无效化的双模分频器的内部状态被初始化。因此，在与分频动作相关的有效的双模分频器中，最后级的双模分频器的分频比为3分频时，即便被赋予了减少与分频动作相关的有效的双模分频器的个数的分频比模式，也能够实现正常的分频动作。
根据该实施方式1，对即便将可变分频器的分频比从12分频变更成7分频也能够实现正常的分频动作的例子进行了说明，但这仅是一例，在与分频动作相关的有效的双模分频器中，最后级的双模分频器的分频比为3分频时，在被赋予了减少与分频动作相关的有效的双模分频器的个数的分频比模式的情况下，无论是何种分频比模式，都能够实现正常的分频动作。因此，例如，在将可变分频器的分频比从14分频变更成7分频的情况下或将可变分频器的分频比从12分频变更成5分频的情况下等，同样也能够实现正常的分频动作。
实施方式2
在上述实施方式1中，例如，当考虑解除双模分频器1-1的内部状态的初始化的情况时，从边缘检测电路5的触发器5c输出的时钟信号out的上升沿到分频比控制信号mod(3)下降沿的延迟时间为触发器4-2～4-4的延迟时间、或门6-1的延迟时间以及或门6-3的延迟时间的总和。
因此，在第1分频器组1中的双模分频器的个数例如为n个的情况下，相对或门6-1串联连接(n-2)个或门，因此，在最恶劣条件下，需要(n-1)个或门的延迟时间，该延迟时间有时成为限制可变分频器的最大动作频率的要因。
因此，在该实施方式2中，对能够缩短延迟时间而提高最大动作频率的可变分频器进行说明。
图5是表示本发明的实施方式2的可变分频器的结构图，在图5中，与图1相同的符号表示相同或相应的部分，因此省略说明。
与上述实施方式1相同地，再定时电路4的触发器4-0～4-4保持从外部赋予的分频比设定信号p<0>～p<4>，但是，在该实施方式2中，在双模分频器2-1、2-2、1-1、1-2中，在从初级的双模分频器即双模分频器2-1输出的分频比控制信号mod(1)下降的定时，输出保持着的分频比设定信号p<0>～p<4>作为分频比设定信号p’<0>～p<4>。
反相器7使从双模分频器2-1输出的分频比控制信号mod(1)的信号电平反转，将信号电平反转后的分频比控制信号mod(1)输出到再定时电路4。
在该实施方式2中，边缘检测电路5除了选择信号生成电路5a、多路复用器5b以及触发器5c之外还具备触发器31。
触发器31保持从选择信号生成电路5a输出的选择信号，在从触发器5c输出的时钟信号out下降的定时，将保持着的选择信号输出到多路复用器5b。
在该实施方式2中，复位电路6除了或门6-1～6-4之外还具备触发器32、33。
触发器32保持从触发器4-4输出的分频比设定信号p’<4>，在从边缘检测电路5的触发器5c输出的时钟信号out上升的定时，将保持着的分频比设定信号p’<4>输出到或门6-3和双模分频器1-2的reset端子。
触发器33保持或门6-1的输出信号，在从边缘检测电路5的触发器5c输出的时钟信号out上升的定时，将保持着的或门6-1的输出信号输出到或门6-4和双模分频器1-1的reset端子。
接下来，对动作进行说明。
在追加触发器31、32、33，输入到再定时电路4的触发器4-0～4-4的信号被变更成从反相器7输出的信号电平反转后的分频比控制信号mod(1)，以代替从边缘检测电路5的触发器5c输出的时钟信号out这些点上，与上述实施方式1不同。
边缘检测电路5的触发器31保持从选择信号生成电路5a输出的选择信号。
触发器31在从边缘检测电路5输出的时钟信号out下降的定时，将保持着的选择信号输出到多路复用器5b。
与上述实施方式1同样地，再定时电路4的触发器4-0～4-4保持从外部赋予的分频比设定信号p<0>～p<4>。
但是，在该实施方式2中，触发器4-0～4-4在从双模分频器2-1输出的分频比控制信号mod(1)下降的定时，即从反相器7输出的信号电平反转后的分频比控制信号mod(1)上升的定时，输出保持着的分频比设定信号p<0>～p<4>作为分频比设定信号p’<0>～p<4>。
从双模分频器2-1输出的分频比控制信号mod(1)下降的定时早于时钟信号out上升的定时，因此，与上述实施方式1相比，从触发器4-0～4-4输出分频比设定信号p’<0>～p<4>的定时更早。
当从触发器4-4接收分频比设定信号p’<4>时，触发器32保持该分频比设定信号p’<4>，在从边缘检测电路5的触发器5c输出的时钟信号out上升的定时，将保持着的分频比设定信号p’<4>输出到或门6-3和双模分频器1-2的reset端子。
触发器33保持或门6-1的输出信号，在从边缘检测电路5的触发器5c输出的时钟信号out上升的定时，将保持着的或门6-1的输出信号输出到或门6-4和双模分频器1-1的reset端子。
由此，从边缘检测电路5的触发器5c输出的时钟信号out的上升沿到分频比控制信号mod(3)下降的延迟时间成为触发器32和或门6-3的延迟时间的总和，与上述实施方式1相比，延迟时间被缩短，因此，能够提高动作速度。
即，触发器32和或门6-3的延迟时间的总和小于触发器4-2～4-4的延迟时间、或门6-1的延迟时间以及或门6-3的延迟时间的总和，因此，与上述实施方式1相比，能够提高动作速度。
此外，本申请能够在其发明的范围内，进行各个实施方式的自由组合、或各个实施方式的任意结构要素的变形或在各个实施方式中省略任意结构要素。
产业上的可利用性
本发明适用于能够改变分频比的可变分频器。
符号说明
1第1分频器组；1-1、1-2双模分频器；2第2分频器组；2-1、2-2双模分频器；3设定数据输出电路；4再定时电路；4-0～4-4触发器；5边缘检测电路；5a选择信号生成电路；5b多路复用器；5c触发器；6复位电路；6-1～6-4或门；7反相器；11与门；12高通锁存器；13与门；14低通锁存器；15与门；16高通锁存器；17低通锁存器；21与门；22高通锁存器；23与门；24低通锁存器；25与门；26高通锁存器；27低通锁存器；31、32、33触发器。