一种异步格雷码计数器的制作方法

文档编号:14477050
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技术特征:

1.一种异步格雷码计数器,其特征在于,

所述异步格雷码计数器包括顺序相连的标志信号产生电路和触发器级联电路。

2.根据权利要求1所述的异步格雷码计数器,其特征在于,

所述标志信号产生电路和触发器级联电路均采用D触发器。

3.根据权利要求1或2所述的异步格雷码计数器,其特征在于,

所述标志信号产生电路采用一个上升沿D触发器,而触发器级联电路采用串联的一个或者多个上升沿D触发器。

4.根据权利要求2所述的异步格雷码计数器,其特征在于,

所述D触发器包括两个串联的、受控条件相异的锁存器,每个锁存器的结构相同,每个锁存器均包括两个PMOS、两个NMOS、及两个反相器。

5.根据权利要求2所述的异步格雷码计数器,其特征在于,

所述D触发器包括两个串联的、受控条件相异的锁存器,每个锁存器的结构相同,每个锁存器均包括两个PMOS、两个NMOS、一个反相器及一个与非门。

6.根据权利要求2所述的异步格雷码计数器,其特征在于,

每个所述D触发器包括正相输入端,时钟输入端,数据输出端,正相输出端,反相输出端。

7.根据权利要求6所述的异步格雷码计数器,其特征在于,

所述标志信号产生电路的D触发器的反相输出端既连接自身的正相输入端,也连接所述触发器级联电路的第一级D触发器的时钟输入端。

8.根据权利要求7所述的异步格雷码计数器,其特征在于,

所述触发器级联电路的每级D触发器的反相输出端连接自身的正相输入端,每级D触发器的数据输出端连接后一级D触发器的时钟输入端,最后一级D触发器的数据输出端空接。

9.根据权利要求7所述的异步格雷码计数器,其特征在于,

所述触发器级联电路中每级D触发器的数据输出端信号的翻转时间点与正相输出端信号Q相差半个Q的时钟周期。

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