模数转换器、含其的图像传感器及操作图像传感器的方法与流程
根据本发明构思的原理的示例性实施例总体上涉及半导体集成电路，更具体地说，涉及一种模数转换器、包括模数转换器的图像传感器以及一种操作图像传感器的方法。
背景技术：
举例来说，计数器可用于诸如模数转换器(adc)的各种电子电路。相应地，adc可用在用于将诸如光强、声强、时间等的物理量转换成数字信号的装置中。作为示例，基于响应于入射光的强度的半导体的特性来捕获图像的图像传感器可包括模数转换器(adc)，所述模数转换器用于将来自像素阵列的模拟信号转换成数字信号。adc可包括基于时钟信号执行计数操作的一个或更多个计数器。
计数器的工作速度和功耗可直接影响包括计数器的系统和/或装置的性能。互补金属氧化物半导体(cmos)图像传感器可包括相对大数量的计数器来将从有源像素传感器阵列逐列输出的模拟信号转换成数字信号。计数器的数量随着图像传感器的分辨率的增加而增加。遗憾的是，随着计数器的数量的增加以及随着图像传感器的工作频率的增加以提供改善的成像，由于时钟信号的传播延迟造成的失配会使相关的成像器件的操作劣化。
技术实现要素：
在根据发明构思的原理的示例性实施例中，一种图像传感器，包括：像素阵列，像素阵列包括被构造为通过感测入射光来产生模拟信号的多个像素；多个比较器，被构造为通过将模拟信号与参考信号进行比较来产生比较信号；多个计数器，被分组为多个计数器组，每个计数器被构造为通过在比较信号和多个输入时钟信号的控制下计数来产生与所述模拟信号对应的数字信号；多个同步电路，被构造为响应于源时钟信号同步输入时钟信号，以将同步的输入时钟信号提供给计数器组。
在根据发明构思的原理的示例性实施例中，所述多个输入时钟信号具有相同的频率，但具有相对于彼此的相位差。
在根据发明构思的原理的示例性实施例中，每个计数器被构造为利用所述多个输入时钟信号的相位差在输入时钟信号的每个循环周期内计数四次或更多次。
在根据发明构思的原理的示例性实施例中，源时钟信号的频率比所述多个输入时钟信号的相同的频率高。
在根据发明构思的原理的示例性实施例中，同步电路包括多个重定时器，所述多个重定时器级联地结合，以响应于源时钟信号顺序地传输输入时钟信号。
在根据发明构思的原理的示例性实施例中，每个重定时器被构造为从主时钟发生器或前一重定时器接收输入时钟信号，并且被构造为响应于源时钟信号重新调整接收的输入时钟信号，以产生同步的输入时钟信号。
在根据发明构思的原理的示例性实施例中，同步电路包括多个本地时钟发生器，每个本地时钟发生器被构造为响应于源时钟信号产生输入时钟信号。
在根据发明构思的原理的示例性实施例中，图像传感器包括源时钟传输电路，源时钟传输电路被构造为缓冲源时钟信号，以将每个缓冲的源时钟信号提供给每个同步电路。
在根据发明构思的原理的示例性实施例中，源时钟传输电路包括以规则的间隔级联结合的多个反相器。
在根据发明构思的原理的示例性实施例中，输入时钟信号包括具有相同频率的第一输入时钟信号和第二输入时钟信号，其中，第二输入时钟信号的相位比第一输入时钟信号的相位落后90度。
在根据发明构思的原理的示例性实施例中，每个同步电路包括：第一触发器，包括接收第一输入时钟信号的数据端子、接收源时钟信号的时钟端子以及产生第一同步的输入时钟信号的输出端子；第二触发器，包括接收第二输入时钟信号的数据端子、接收源时钟信号的反相信号的时钟端子以及产生第二同步的输入时钟信号的输出端子。
在根据发明构思的原理的示例性实施例中，图像传感器包括同步电路，同步电路包括：第一翻转触发器，被构造为与源时钟信号的上升沿同步地产生第一输入时钟信号；第二翻转触发器，被构造为与源时钟信号的下降沿同步地产生第二输入时钟信号。
在根据发明构思的原理的示例性实施例中，每个计数器被构造为利用第一输入时钟信号与第二输入时钟信号的相位差来在第一输入时钟信号和第二输入时钟信号的每个循环周期内计数四次。
在根据发明构思的原理的示例性实施例中，输入时钟信号包括具有相同频率的第一输入时钟信号、第二输入时钟信号、第三输入时钟信号、第四输入时钟信号，其中，第二输入时钟信号的相位比第一输入时钟信号的相位落后45度，第三输入时钟信号的相位比第二输入时钟信号的相位落后45度，第四输入时钟信号的相位比第三输入时钟信号的相位落后45度。
在根据发明构思的原理的示例性实施例中，每个同步电路包括：第一翻转触发器，被构造为与源时钟信号的上升沿同步地产生第一翻转信号；第二翻转触发器，被构造为与源时钟信号的下降沿同步地产生第二翻转信号；第三翻转触发器，被构造为与第一翻转信号的上升沿同步地产生第一输入时钟信号；第四翻转触发器，被构造为与第二翻转信号的上升沿同步地产生第二输入时钟信号；第五翻转触发器，被构造为与第一翻转信号的下降沿同步地产生第三输入时钟信号；第六翻转触发器，被构造为与第二翻转信号的下降沿同步地产生第四输入时钟信号。
在根据发明构思的原理的示例性实施例中，每个计数器被构造为利用在第一输入时钟信号到第四输入时钟信号之间的相位差来在第一输入时钟信号到第四输入时钟信号的每个循环周期内计数八次。
在根据发明构思的原理的示例性实施例中，每个计数器包括：缓冲器单元，被构造为通过响应于表明计数操作的末尾的每个比较信号锁存输入时钟信号来产生多个灰度代码位信号；波纹计数器，被构造为响应于锁存输出信号产生计数值的较高的有效位信号，锁存输出信号对应于灰度代码位信号中的一个。
在根据发明构思的原理的示例性实施例中，每个计数器还包括：代码转换器，被构造为对灰度代码位信号执行逻辑操作，以产生计数值的较低的有效位信号。
在根据发明构思的原理的示例性实施例中，每个计数器包括：缓冲器单元，被构造为通过响应于表明计数操作的末尾的每个比较信号锁存输入时钟信号来产生多个灰度代码位信号；波纹计数器，被构造为响应于锁存输出信号产生计数值的一部分有效位信号，锁存输出信号对应于所述多个灰度代码位信号中的一个；代码转换器，被构造为对灰度代码位信号执行逻辑操作，以产生计数值的另一部分有效位信号，其中，在所述计数值中，所述一部分有效位信号处于比所述另一部分有效位信号高的有效位上。
在根据发明构思的原理的示例性实施例中，一种缓冲器单元，包括：多个触发器，各个触发器包括接收各个输入时钟信号的数据端子、接收各个比较信号的时钟端子以及产生各个灰度代码位信号的输出端子。
在根据发明构思的原理的示例性实施例中，输入时钟信号包括具有相同频率的第一输入时钟信号和第二输入时钟信号，其中，第二输入时钟信号的相位比第一输入时钟信号的相位落后90度，其中，各个计数器被构造为利用第一输入时钟信号与第二输入时钟信号的相位差产生与计数值的较低的有效位信号对应的第一灰度代码位信号和第二灰度代码位信号。
在根据发明构思的原理的示例性实施例中，输入时钟信号包括具有相同频率的第一输入时钟信号和第二输入时钟信号，其中，第二输入时钟信号的相位比第一输入时钟信号的相位落后45度，第三输入时钟信号的相位比第二输入时钟信号的相位落后45度，第四输入时钟信号的相位比第三输入时钟信号的相位落后45度，其中，各个计数器被构造为利用第一输入时钟信号到第四输入时钟信号的相位差产生与计数器值的较低的有效位信号对应的第一灰度代码位信号到第四灰度代码位信号。
在根据发明构思的原理的示例性实施例中，一种模数转换器，包括：多个计数器，被分组为多个计数器组，每个计数器被构造为通过在多个输入时钟信号的控制下计数来产生与模拟信号对应的数字信号；多个同步电路，被构造为响应于源时钟信号同步输入时钟信号，以将同步的输入时钟信号提供给计数器组。
在根据发明构思的原理的示例性实施例中，其中，输入时钟信号具有相同的频率，但是具有相对于彼此的相位差。
在根据发明构思的原理的示例性实施例中，一种操作图像传感器的方法，包括：通过感测入射光来产生模拟信号；通过将模拟信号与参考信号比较来产生比较信号；利用计数器产生与模拟信号对应的数字信号，每个计数器被构造为在比较信号和多个输入时钟信号的控制下计数；将计数器分组为多个计数器库；利用多个同步电路来将所述多个输入时钟信号与源时钟信号进行同步，每个同步电路对应于计数器库，以将同步的输入时钟信号提供给各个计数器库。
在根据发明构思的原理的示例性实施例中，一种模数转换器(adc)，包括：成组的计数器，其中的每个计数器被构造为进行计数，直到相应的计数终止信号被激活为止，其中，每个计数终止信号响应于模拟信号与参考信号之间的比较；时钟同步电路，被构造为产生用于计数器的计数信号，其中，所有的计数信号具有相同的频率，但是至少两个计数信号具有彼此不同的相位，计数信号具有比同步时钟信号的频率低的频率，时钟同步电路将计数信号同步到同步时钟信号。
在根据发明构思的原理的示例性实施例中，参考信号是斜坡信号。
在根据发明构思的原理的示例性实施例中，计数器输出灰度代码计数。
在根据发明构思的原理的示例性实施例中，计数器是多数据率(mdr)计数器。
在根据发明构思的原理的示例性实施例中，一种成像器，包括：像素阵列，像素阵列被构造为在各个像素中采集光并针对各个像素产生代表像素内采集到的光的模拟信号；成组的计数器，每个计数器被构造为计数，直到相应的计数终止信号被激活为止，其中，每个计数终止信号响应于代表像素内采集到的光的模拟信号与参考信号之间的比较；时钟同步电路，被构造为产生用于计数器的计数信号，其中，所有的计数信号具有相同的频率，但是至少两个计数信号具有彼此不同的相位，计数信号具有比同步时钟信号的频率低的频率，时钟同步电路将计数信号同步到同步时钟信号。
在根据发明构思的原理的示例性实施例中，成像器包括参考信号，参考信号是斜坡信号。
在根据发明构思的原理的示例性实施例中，成像器包括输出灰度代码计数的计数器。
在根据发明构思的原理的示例性实施例中，成像器包括计数器，计数器是多数据率(mdr)计数器。
在根据发明构思的原理的示例性实施例中，一种便携式电子装置包括成像器，成像器包括：像素阵列，像素阵列被构造为在各个像素中采集光并针对各个像素产生代表所述像素内采集到的光的模拟信号；成组的计数器，每个计数器被构造为计数，直到相应的计数终止信号被激活为止，其中，每个计数终止信号响应于代表像素内采集到的光的模拟信号与参考信号之间的比较；时钟同步电路，被构造为产生用于计数器的计数信号，其中，所有的计数信号具有相同的频率，但是至少两个计数信号具有彼此不同的相位，计数信号具有比同步时钟信号的频率低的频率，时钟同步电路将计数信号同步到同步时钟信号。
在根据发明构思的原理的示例性实施例中，一种智能电话包括成像器，成像器具有：像素阵列，像素阵列被构造为在各个像素中采集光并针对各个像素产生代表所述像素内采集到的光的模拟信号；成组的计数器，每个计数器被构造为计数，直到相应的计数终止信号被激活为止，其中，每个计数终止信号响应于代表像素内采集到的光的模拟信号与参考信号之间的比较；时钟同步电路，被构造为产生用于计数器的计数信号，其中，所有的计数信号具有相同的频率，但是至少两个计数信号具有彼此不同的相位，计数信号具有比同步时钟信号的频率低的频率，时钟同步电路将计数信号同步到同步时钟信号。
附图说明
通过下面结合附图进行的详细描述，本发明构思的示例性实施例将被更加清楚地理解。
图1是示出根据示例性实施例的模数转换器的框图。
图2是示出在图1的模数转换器中包括的计数器的框图。
图3是在图1的模数转换器中包括的时钟供应电路的示例性实施例的框图。
图4是示出在图3的时钟供应电路中包括的重定时器的示例性实施例的示图。
图5是示出图4的重定时器的示例性操作的时序图。
图6是示出根据示例性实施例的相位分割(phase-division)机制的计数器的框图。
图7到图10是示出图6的计数器的锁存操作的时序图。
图11是示出图6的计数器的向上计数操作的时序图。
图12和图13是示出执行向上计数操作的计数器的示例性实施例的电路图。
图14是示出在锁存单元中包括的示例性的锁存器的电路图。
图15和图16是示出执行翻转操作(togglingoperation)的触发器的示例的电路图。
图17是示出图6的计数器的向下计数操作的时序图。
图18和图19是示出执行向下计数操作的计数器的示例性实施例的电路图。
图20是示出在图1的模数转换器中包括的时钟供应电路的示例性实施例的框图。
图21是在图20的时钟供应电路中包括的本地时钟发生器的示例性实施例的示图。
图22是示出图21的本地时钟发生器的示例性操作的时序图。
图23是在图20的时钟供应电路中包括的本地时钟发生器的另一示例性实施例的示图。
图24是示出图23的本地时钟发生器的示例性操作的时序图。
图25是根据示例性实施例的相位分割机制的计数器的框图。
图26是示出图25的计数器的向上计数操作的时序图。
图27是示出在图1的模数转换器中包括的时钟供应电路的示例性实施例的框图。
图28是根据示例性实施例的图像传感器的框图。
图29到图32是示出在图28的图像传感器中包括的单位像素的示例的电路图。
图33是示出在包括反相功能的计数器的图像传感器中的相关双采样(cds)操作的时序图。
图34是示出包括上下转换功能的计数器的图像传感器中的cds操作的时序图。
图35是示出根据示例性实施例的操作图像传感器的方法的流程图。
图36是示出根据示例性实施例的包括图像传感器的计算机系统的框图。
图37示出根据某些示例性实施例的可在图36的计算系统中采用的接口的框图。
具体实施方式
以下将参照附图来更加全面地描述多个示例性实施例，附图中示出了示例性实施例。然而，示例性实施例可以以许多不同的形式来体现，并且不应被解释为局限于这里阐述的示例性实施例。相反，提供这些示例性实施例以使本公开将是彻底的，并且将把示例性实施例的范围传达给本领域技术人员。在附图中，为了清楚起见，可能夸大层和区域的尺寸和相对尺寸。
应当理解，当元件或层被描述为“在”另一元件或层“上”、“连接到”或“结合到”另一元件或层时，该元件或层可直接在所述另一元件或层上、直接连接到或直接结合到所述另一元件或层，或者可以存在中间元件或中间层。相反，当元件被描述为“直接在”另一元件或层“上”、“直接连接到”或“直接结合到”另一元件或层时，不存在中间元件或中间层。相同的标号始终表示相同的元件。如这里所使用的，术语“和/或”包括一个或更多个相关所列的项目的任意组合和所有组合。除非另外指出，否则以包括的意义来使用术语“或”。
应当理解，虽然在这里可使用术语例如第一、第二、第三等来描述各个元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语的限制。这些术语仅仅用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。在这种方式下，下面讨论的第一元件、第一组件、第一区域、第一层或第一部分可以被称为第二元件、第二组件、第二区域、第二层或第二部分，而不脱离示例性实施例的教导。
可在这里使用诸如“在…之下”、“在…下方”、“下面的”、“在…上方”、“上面的”等空间关系术语来容易地描述图中所示的一个元件或特征与其他元件或特征的关系。应当理解，除了附图中描述的方位以外，空间关系术语还意图包括装置在使用或操作中的不同方位。例如，如果附图中的装置翻转，则被描述为在其他元件或特征“下方”或“之下”的元件的方位随后将被定位在其他元件或特征的“上方”。在这种方式下，示例性术语“在…下方”可以包括“在…上方”和“在…下方”两种方位。装置可以位于另外的方位(旋转90度或者在其他方位)，进而这里使用的空间关系描述符应该被相应地解释。
这里使用的术语仅仅是为了描述特定的示例实施例，而非意图限制示例性实施例。如这里所使用的，除非上下文另外清楚地指出，否则单数形式也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
这里参照作为理想化的示例性实施例(以及中间结构)的示意性示图的示图来描述示例性实施例。这样，预期作为例如制造技术和/或公差的结果的来自图示的形状的变型。在这种方式下，示例性实施例不应被解释为局限于这里示出的区域的特定形状，而将包括由例如制造引起的形状的偏离。例如，示出为矩形的注入区域在其边缘通常具有倒圆或曲线的特征和/或注入浓度的梯度，而不是从注入区域到非注入区域的二元变化。同样地，通过注入形成的埋区可导致在埋区和通过其发生注入的表面之间的区域中出现一定程度的注入。在这种方式下，在图中示出的区域实际上是示意性的，它们的形状并不意图示出装置的区域的实际形状，也不意图限制示例性实施例的范围。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与示例性实施例所属领域的普通技术人员所通常理解的意思相同的意思。将进一步理解，除非这里明确定义，否则术语(例如在通用的字典中定义的术语)应该被解释为具有与相关领域的上下文中它们的意思相同的意思，而不是理想地或者过于形式化地解释它们的意思。
图1是示出根据发明构思的原理的模数转换器500的示例性实施例的框图，其中，模数转换器500包括计数器阵列300和时钟供应电路400。
在该示例性实施例中，计数器阵列300包括多个计数器cnt。每个计数器100通过基于多个输入时钟信号cki1到ckip执行计数操作来产生与模拟信号i11到imn中的每个信号对应的数字信号d11到dmn中的各一个，其中，m、n和p是正整数，p是从1到m的正整数。作为示例，模拟信号i11到imn可以是从图28的图像传感器800中包括的比较器com提供的信号。模拟信号i11到imn可以是在计数操作的各个终止时间点转变(transition)的信号。在根据发明构思的原理的示例性实施例中，在这里可被描述为“计数终止”或“停止计数”信号的i11到imn可在可以是斜坡电压的参考信号的值等于代表在成像器件的像素中积聚的光的信号的值时转变。在这样的示例性实施例中，“计数操作的终止时间点”不是固定时间，而是参考电压等于各个图像像素信号电压的时间。在根据发明构思的原理的示例性实施例中，用于推进计数器的计数器输入时钟可以利用源时钟(例如，sck)来同步，源时钟在这里也被称为同步时钟，源时钟以比输入时钟(例如，ck11到ckmn)的频率高的频率操作。多个计数器输入时钟可以以相同的频率但在它们之间具有相位差来操作，它们之间的相位差能够进行多数据率计数(multipledataratecounting)。
在该示例性实施例中，计数器cnt被分组为多个计数器库bk1到bkm。例如，如图1中所示，计数器cnt可被分组为m个计数器库bk1到bkm，n个计数器可被包括在各个计数器库中。尽管在图1示出的示例性实施例中，计数器库bk1到bkm包括相同数量的计数器，但是在其他示例性实施例中，各个计数器库中的计数器的数量可以不同。
时钟供应电路400包括多个同步电路syn1到synm。每个同步电路syni响应于源时钟信号sck来同步多个输入时钟信号，以向各个计数器库bki提供同步的输入时钟信号cki1到ckip。通过第一同步电路syn1同步的输入时钟信号ck11到ck1p被提供到第一计数器库bk1，通过第二同步电路syn2同步的输入时钟信号ck21到ck2p被提供给第二计数器库bk2，通过第m同步电路synm同步的输入时钟信号ckm1到ckmp被提供给第m计数器库bkm。
如下面在与图5、图22和图24相关的讨论中所描述的，输入时钟信号cki1到ckip可具有相同的频率和彼此不同的各自的相位。根据示例性实施例的模数转换器500具有提供输入时钟信号cki1到ckip之间的精确的相位差的构造，在采用相位分割机制的多数据率(mdr)计数操作中使用所述相位差。随着计数器的数量和它们的工作频率的增加，由于时钟信号的传播延迟造成的失配可使性能劣化。然而，在根据发明构思的原理的示例性实施例中，使用同步电路syn1到synm将同步的输入时钟信号cki1到ckip提供给每个计数器库bki以确保精确的、准确的计数，从而避免可能由于时钟信号的失配而发生的性能劣化，时钟信号的失配可能由于例如传播延迟的差异造成。
另外，如下面在与图5、22和24相关的讨论中更加详细地描述，在示例性实施例中，源时钟信号sck具有高于输入时钟信号cki1到ckip的频率的频率。通过以较低的频率操作计数器、利用低频率输入时钟信号cki1到ckip以及利用更高频率的源时钟sck仅为了同步时钟信号cki1到ckip，根据本发明构思的原理的电子装置可减小功耗。另外，根据发明构思的原理，因为通过将源时钟信号sck与输入时钟信号(例如，cki1到ckip)分离减轻了对输入时钟信号的频率的限制，所以计数操作的速度可容易地增加。
图2是示出诸如可被包括在图1的模数转换器中的计数器100的示例性实施例的框图。在根据发明构思的原理的示例性实施例中，模数转换器是格雷码转换器。计数器100可包括缓冲器单元(buff)10和波纹计数器(ripp)30。缓冲器单元通过响应于表明计数操作的终止时间点(即，例如，积聚周期的终止)的输入信号锁存输入时钟信号ck1到ckp来产生多个灰度位信号d0到ds。因为在下面的示例性实施例中，“计数操作的终止时间点”通常对应于信号积聚周期的结束，所以下面将把计数操作的终止时间点称为的信号积聚周期的结束。波纹计数器30响应于锁存输出信号lout产生计数值d[0:r]的较高的有效位信号d[q+1]到d[r]。锁存输出信号lout可对应于灰度位信号d0到ds中的一个。
计数器100还可包括对灰度位信号d0到ds执行逻辑操作以产生计数值d[0:r]的较低的有效位信号d[0]到d[q]的代码转换器(log)50。作为示例，如图6中所示，可利用xor逻辑门来实现代码转换器50。灰度位信号d0到ds不是表示二进制代码而是灰度代码。然而，灰度代码本身可表示有效的计数结果，利用代码转换器可将灰度代码转换为二进制代码。在根据发明构思的原理的示例性实施例中，较低的有效位信号d[0]到d[q]不在计数操作期间翻转，可在终止计数操作之后通过对锁存的灰度位信号d0到ds执行逻辑操作来提供较低的有效位信号d[0]到d[q]。因此，代码转换器50可以设置在计数器100之外或与计数器100分离，在根据发明构思的原理的示例性实施例中，代码转换器50位于与计数器100的集成电路或芯片独立的集成电路或芯片中。灰度位信号d0到ds的数量s可以与较低的有效位信号d[0]到d[q]的数量q相同或者不同。
计数器100利用相位分割机制(即利用输入时钟信号ck1到ckp的相位差)执行mdr计数操作。将在与图6到图19、图25和图26有关的讨论中更加详细地描述根据发明构思的原理的计数器100的示例性构造。
图3是示出根据发明构思的原理的诸如可被包括在图1模数转换器中的时钟供应电路的示例性实施例的框图。时钟供应电路400a可包括主时钟发生器gen和多个重定时器ret1到retm。主时钟发生器gen响应于源时钟信号sck产生输入时钟信号ck01到ck0p或产生源自源时钟信号sck的输入时钟信号ck01到ck0p。重定时器ret1到retm被级联结合，以响应于源时钟信号scki(i＝1,2,…,m)顺序地传输输入时钟信号cki1到ckip。重定时器ret1到retm对应于图1中的同步电路syn1到synm。将同步的输入时钟信号cki1到ckip提供到对应的计数器库bki。
每个重定时器reti从主时钟发生器gen或之前的重定时器ret(i-1)接收输入时钟信号ck(i-1)1到ck(i-1)p，并响应于源时钟信号scki重新调整所接收的输入时钟信号ck(i-1)1到ck(i-1)p，以产生同步的输入时钟信号cki1到ckip。
例如，第一重定时器ret1可从主时钟发生器gen接收输入时钟信号ck01到ck0p，并响应于源时钟信号sck1重新调整或同步输入时钟信号ck01到ck0p以产生同步的输入时钟信号ck11到ck1p。即，第一重定时器ret1可利用源时钟信号sck1来同步输入时钟信号ck01到ck0p。从主时钟发生器gen产生并被提供到第一重定时器ret1的输入时钟信号ck01到ck0p可具有可以忽略不计的失配，因为输入时钟信号ck01到ck0p没有被提供给计数器库。结果，在一些示例性实施例中，第一重定时器ret1可以被省略，且来自主时钟发生器gen的输入时钟信号ck01到ck0p可以被直接提供给第一计数器库bk1。
第二重定时器ret2可从前一重定时器(即第一重定时器)接收输入时钟信号ck11'到ck1p'，并利用源时钟信号sck2同步它们，以产生同步的输入时钟信号ck21到ck2p。来自第一重定时器ret1的同步的输入时钟信号ck11到ck1p可被提供给第一计数器库bk1，由于在输入时钟信号ck11'到ck1p'的各自的路径上的阻抗失配(每条路径由传输线上的各个阻抗r1到rp表示)，到达第二重定时器ret2的输入时钟信号ck11'到ck1p'可具有相当大的失配。第二重定时器ret2可利用源时钟信号sck2同步失配的输入时钟信号ck11'到ck1p'，以产生同步的输入时钟信号ck21到ck2p。同步的输入时钟信号ck21到ck2p可被提供给第二计数器库bk2。
相似地，最后一个重定时器retm可从前一重定时器retm-1接收输入时钟信号ck(m-1)1'到ck(m-1)p'，并利用源时钟信号sckm同步输入时钟信号ck(m-1)1'到ck(m-1)p'，以产生被提供给第m计数器库bkm的同步的输入时钟信号ckm1到ckmp。
图4是示出根据发明构思的原理的诸如可被包括在图3的时钟供应电路中的重定时器的示例性实施例的示图，图5是示出图4的重定时器的示例性操作的时序图。
图4和图5示出根据发明构思的原理的示例性实施例，其中，输入时钟信号的数量是两个，且输入时钟信号包括具有相同频率的第一输入时钟信号ck1和第二输入时钟信号ck2。在该示例性实施例中，第二输入时钟信号ck2的相位可落后第一输入时钟信号ck1的相位90度。
如图4中所示，每个重定时器reti(即每个同步电路)可包括第一触发器401和第二触发器402。第一触发器401包括接收第一输入时钟信号ck(i-1)1'的数据端子d、接收源时钟信号scki的时钟端子ck以及产生第一同步输入时钟信号cki1的输出端子q。第二触发器402包括接收第二输入时钟信号ck(i-1)2'的数据端子d、接收源时钟信号scki的反相信号(inversionsignal)的时钟端子ck以及产生第二同步输入时钟信号cki2的输出端子q。
在图5的示例性实施例中，由重定时器reti接收的输入时钟信号ck(i-1)1'和ck(i-1)2'的虚线部分表示由于传播延迟造成的失配。可调节计数器库的数量、工作频率和其他工作特征，以使触发器401和402的取样时间(即源时钟信号scki的边缘)可不与失配对齐。第一触发器401和第二触发器402可同步失配的输入时钟信号ck(i-1)1'和ck(i-1)2'，以提供分别与源时钟信号scki的上升沿和下降沿同步的同步输入时钟信号cki1和cki2。利用输入时钟信号cki1和cki2的相位差，每个计数器可执行四倍的数据率(qdr)计数：输入时钟信号cki1和cki2的每个循环周期计数四次。
图6是示出依照发明构思的原理的根据示例性实施例的相位分割机制的计数器的框图。计数器100a包括缓冲器单元10a和波纹计数器30a。缓冲器单元10a可包括第一计数单元110a和第二计数单元120a，波纹计数器30a可包括第三计数单元130a和第四计数单元140a。在该示例性实施例中，例如，图2中的灰度位信号可对应于第一灰度位信号d0和第二灰度位信号d1，图2中的较低有效位信号可对应于第一位信号d[0]和第二位信号d[1]，图2中的较高的有效位信号可对应于第三位信号d[2]和第四位信号d[3]。在操作中，第一计数单元110a通过在信号积聚周期的末尾锁存第一输入时钟信号ck1产生第一灰度位信号d0，第二计数单元120a通过在信号积聚周期的末尾锁存第二输入时钟信号ck2来产生第二灰度位信号d1。第一输入时钟信号ck1和第二输入时钟信号ck2各自具有彼此不同的相位。响应于与第二灰度位信号d1对应的锁存输出信号lout，波纹计数器30a产生更高的有效位信号，即，被顺序翻转的第三位信号d[2]和第四位信号d[3]。根据计数器100a的构造，锁存输出信号lout可以是第二灰度位信号d1或者第二灰度位信号d1的反相信号。
在根据发明构思的原理的示例性实施例中，第一计数单元110a可响应于表明计数操作的终止时间点te(例如，信号积聚周期的末尾)的输入信号inp来锁存第一输入时钟信号ck1，以在终止时间点te产生具有对应于第一输入时钟信号ck1的逻辑电平的逻辑电平的第一灰度位信号d0。第二计数单元120a可响应于表明终止时间点te的输入信号inp来锁存第二输入时钟信号ck2，以在终止时间点te产生具有对应于第二输入时钟信号ck2的逻辑电平的逻辑电平的第二灰度位信号d1。第一灰度位信号d0和第二灰度位信号d1在计数操作期间翻转，并且是第一输入时钟信号ck1和第二输入时钟信号ck2在终止时间点te的锁存信号，以提供二进制代码d[0:3]的两个较低的有效位d[0]和d[1]，即与计数结果对应的数字计数值。
计数器100a中的波纹计数器30a可基于与计数结果对应的数字值的位数包括任意数量的计数单元。即使为了方便描述而在图6中示出了两个计数单元130a和140a，在波纹计数器30a中包括的计数单元的数量也可根据二进制代码d[0:n]的位数而改变。以下，参照计数器100a产生四位信号d[0]、d[1]、d[2]、d[3](即四位二进制代码d[0:3])的示例性实施例描述计数器100a的构造和操作。
在根据发明构思的原理的示例性实施例中，波纹计数器30a具有级联的构造，从而多个计数单元130a和140a顺序地结合，以响应于前一计数单元的输出信号翻转。换句话说，例如，第三计数单元130a可响应于来自第二计数单元120a的锁存输出信号lout而翻转，第四计数单元140a可响应于来自第三计数单元130a的输出信号out3而翻转。结果，更高的有效位信号(即第三位信号d[2]和第四位信号d[3])具有顺序加倍的各自的循环周期。
计数器100a可进一步包括对第一灰度位信号d0和第二灰度位信号d1执行逻辑操作以产生第一位信号d[0](即二进制代码的最低有效位信号)的逻辑单元(即，例如代码转换器50)。例如，代码转换器50可以是对第一灰度位信号d0和第二灰度位信号d1执行xor逻辑操作的异或(xor)逻辑门。第二灰度位信号d1本身可对应于第二位信号d[1]。第一灰度位信号d0和第二灰度位信号d1可提供计数值的两个较低的有效位，第一灰度位信号d0和第二灰度位信号d1不表示直接的二进制代码d[0:1]，倒不如说第一灰度位信号d0和第二灰度位信号d1表示灰度代码。当要求时，可以通过处理灰度代码位d0和d1来获得低的有效位信号d[0]和d[1]。根据发明构思的原理，低的有效位信号d[0]和d[1]不在计数操作期间翻转，并且可通过在计数操作终止之后对锁存的第一灰度位信号d0和第二灰度位信号d1执行逻辑操作来提供。因此，代码转换器50可与计数器100a分离，具体地，在根据发明构思的原理的示例性实施例中，代码转换器50可以位于相对于包括计数器100a的芯片独立的芯片中。
图7到图10是示出图6的计数器的锁存操作的时序图。输入信号inp的边缘(例如，下降沿)可指示计数操作的终止时间点te。第一计数单元110a可响应于输入信号inp的边缘锁存第一输入时钟信号ck1的逻辑电平，以产生第一灰度位信号d0，第二计数单元120a可响应于输入信号inp的边缘锁存第二输入时钟信号ck2的逻辑电平，以产生第二灰度位信号d1，即第二位信号d[1]。图7示出所述两位灰度代码(d1d0)对应于00(即，二进制代码d[0:1]＝00)的情况，图8示出所述两位灰度代码(d1d0)对应于01(即，二进制代码d[0:1]＝01)的情况，图9示出所述两位灰度代码(d1d0)对应于11(即，二进制代码d[0:1]＝10)的情况，图10示出所述两位灰度代码(d1d0)对应于10(即，二进制代码d[0:1]＝11)的情况。
如图7到图10中所示，第一灰度位信号d0与第一输入时钟信号ck1一起翻转，第二灰度位信号d1与第二输入时钟信号ck2一起翻转，直到计数操作终止为止。计数器100a中的第三计数单元130a响应于第二计数单元120a的输出而非响应于不同的输入时钟信号来翻转。
图6的计数器100a可根据其构造执行向上计数操作或向下计数操作。以下，参照图11、12和13来描述执行向上计数操作的计数器，参照图17、18和19来描述执行向下计数操作的计数器。
图11是示出根据发明构思的原理的图6的计数器的向上计数操作的时序图。第一计数单元110a和第二计数单元120a在计数操作期间操作为缓冲器，结果，第一计数单元110a产生与第一输入时钟信号ck1一起翻转的第一灰度位信号d0，第二计数单元120a产生与第二输入时钟信号ck2一起翻转的第二灰度位信号d1，直到终止时间点te为止。当执行向上计数操作时，第一输入时钟信号ck1的相位可比第二输入时钟信号ck2的相位领先90度，如图11的示例性实施例中所示。如前面所描述的，最低有效位d[0]不在计数操作期间翻转，通过在计数操作终止之后对锁存的第一灰度位信号d0和第二灰度位信号d1执行逻辑操作来产生最低有效位d[0]。更高的有效位信号d[2]和d[3]分别响应于前一计数单元的输出的下降沿来翻转。即，在示例性实施例中，第三位信号d[2]响应于与第二位信号d[1]对应的锁存输出信号lout的下降沿翻转，第四位信号d[3]响应于第三位信号d[2]的下降沿来翻转。结果，所述更高的有效位信号d[2]和d[3]具有如图11中所示的顺序加倍的各自的循环周期，并表示二进制代码d[0:3]的所述两个更高的有效位。如前面所述，根据发明构思的原理，通过在计数操作的终止时间点te锁存第一输入时钟信号ck1和第二输入时钟信号ck2来产生所述第一灰度位信号d0和第二灰度位信号d1。
参考图11中的与在各个终止时间点的计数结果对应的二进制代码d[0:3]的多个值，二进制代码d[0:3]按照0000、0001、0010、0011增加，其表明计数器向上计数；执行向上计数。
如图11中所示，与传统的波纹计数器相比，根据示例性实施例的相位分割机制的计数器100a具有四倍的操作速度，因为计数器100a在输入时钟信号ck1和ck2的每个循环周期计数四次。这样的计数可被称为四倍数据率(qdr)计数，计数器100a可被称为qdr计数器。由于四倍的操作速度，计数器100a可提供比传统的计数器具有更多位的二进制代码或分辨率。换句话说，计数器100a可提供更加精确的计数结果，例如，与图像传感器中的斜坡信号的斜率相关的计数结果。即使在示例性实施例中计数器100a使用频率为传统的波纹计数器的频率的四分之一的时钟信号，计数器100a也可在相同的计数期间提供相同位的计数结果。因此，在根据发明构思的原理的示例性实施例中，qdr计数器100a可通过减小时钟信号的频率来减小功耗，可在根据发明构思的原理的qdr计数器100a和采用qdr计数器100a的装置中增强操作裕度。
图12和图13是根据发明构思的原理的示出执行向上计数操作的计数器的示例性实施例的电路图。可使用第一锁存器或者第一时钟缓冲器110b来实现图6中的第一计数单元110a，可使用第二锁存器或者第二时钟缓冲器120b来实现图6中的第二计数单元120a。第一时钟缓冲器110b包括接收第一输入时钟信号ck1的数据端子d、接收表明计数操作的终止时间点te的输入信号inp的时钟端子ck以及输出第一灰度位信号d0的输出端子q。第二时钟缓冲器120b包括接收第二输入时钟信号ck2的数据端子d、接收表明所述终止时间点te的输入信号inp的时钟端子ck以及输出第二灰度位信号d1的输出端子q。另外，如图13中所示，可使用第一锁存器或第一时钟缓冲器110c来实现图6中的第一计数单元110a，可使用第二锁存器或第二时钟缓冲器120c来实现图6中的第二计数单元120a。
如图12和图13中所示，根据发明构思的原理，可使用级联结合以产生更高的有效位信号d[2]和d[3]的多个触发器来实现图6中的波纹计数器30a。
参照图12，可使用下降沿触发的触发器来实现第三计数单元130b和第四计数单元140b，以产生顺序翻转的更高的有效位信号d[2]和d[3]。参照图13，可使用下降沿触发的触发器来实现第三计数单元130c，可使用上升沿触发的触发器来实现第四计数单元140c，以产生顺序翻转的更高的有效位信号d[2]和d[3]。
在图12的示例性实施例中，使用下降沿触发的触发器来实现第三计数单元130b和第四计数单元140b，从而前一计数单元的非反相输出端子(q)结合到下一计数单元的时钟端子ck。在这样的实施例中，被提供给下一计数单元的输出信号outk对应于第k位信号d[k]，其中k是大于2的整数。使用下降沿触发的触发器来实现图13的第三计数单元130c，使用上升沿触发的触发器来实现图13的第四计数单元140c，从而前一计数单元的反相输出端子(/q)结合到下一计数单元的时钟端子ck。在这样的实施例中，被提供给下一计数单元的输出信号outk对应于第k位信号d[k]的反相信号/d[k]。结果，图12的计数器100b和图13的计数器100c两者均可执行如图11所示的向上计数操作。
如下面更加详细地描述，可以以与图14的构造相同或相似的构造来实现锁存器或时钟缓冲器，可以以与图15和图16的构造相同或相似的构造来实现上升沿触发的触发器和下降沿触发的触发器。
图14是示出根据发明构思的原理的诸如可被包括在锁存单元中的锁存器的示例性实施例的电路图。
图14中示出了在图6中的缓冲器单元10a中的锁存器或时钟缓冲器的示例性实施例，可使用图14的时钟缓冲器来实现图12和图13中的锁存器110b、110c、120b和120c。在图14中呈现了时钟缓冲器的示例性构造，以描述缓冲器单元10a的缓冲和锁存操作，可以在保持在发明构思的范围内的同时修改时钟缓冲器的构造。
参照图14，时钟缓冲器可包括第一反相器101、第二反相器102、第一开关103和第二开关104。第一反相器101的输出结合到第二反相器102的输入，第二反相器102的输出经由第二开关104结合到第一反相器101的输入，从而形成锁存构造。在图14的示例性实施例中，第二反相器102的输出对应于非反相输出端子q。第一开关103结合在数据端子d与第一反相器101的输入之间。输入时钟信号cki被施加到数据端子d，表明终止时间点的输入信号inp被施加到第一开关103的控制端子，反相输入信号/inp被施加到第二开关104的控制端子。
如上所述，输入信号inp的边沿(例如，下降沿)可表示终止时间点te。在这样的实施例中，第一开关103接通，第二开关104断开，直到终止时间点te为止，时钟缓冲器执行缓冲操作。当输入信号inp在终止时间点te从逻辑高转变为逻辑低时，第一开关103断开，第二开关104接通，从而在终止时间点te锁存输入时钟信号cki的逻辑电平。结果，在非反相输出端子q输出的灰度位信号di可与输入时钟信号cki一起翻转，直到终止时间点te为止，然后灰度位信号di在终止时间点te之后保持锁存的逻辑电平。
图15和图16是示出执行翻转操作的触发器的示例性实施例的电路图。
图15输出上升沿触发的触发器的示例性实施例，图16输出下降沿触发的触发器的示例性实施例。呈现图15和图16中的触发器的示例性实施例，以描述图2中的波纹计数器30的翻转操作，可在保持在发明构思的范围内的同时改变触发器的构造。
参照图15，上升沿触发的触发器可包括第一反相器111、第二反相器112、第一开关113和第二开关114。
在示例性实施例中，第一反相器111的输出结合到第二反相器112的输入，第二反相器112的输出经由第二开关114结合到第一反相器111的输入，从而形成锁存器。在图15的示例性实施例中，第一反相器111的输出对应于反相输出端子/q，第二反相器112的输出对应于非反相输出端子q。第一开关113结合在数据端子d和第一反相器111的输入之间，第一开关113的控制端子ck对应于时钟端子。时钟信号clk被施加到第一开关113的控制端子ck，时钟信号clk的反相信号/clk被施加到第二开关114的控制端子/ck。
图15的上升沿触发的触发器可包括用于初始化触发器的状态的重置开关115。在示例性实施例中，当重置开关响应于重置信号rst而接通时，可根据重置电压将反相输出端子/q和输出端子q分别初始化为逻辑低或者逻辑高。
当被施加到控制端子ck的时钟信号clk为逻辑低时，图15的触发器处于这样的存储状态，即，即使数据端子d的逻辑电平改变，该存储状态也不改变。当时钟信号clk从逻辑低转变为逻辑高时，即，在时钟信号clk的上升沿处，数据端子d的逻辑电平被传输到非反相输出端子q。确定其逻辑状态与被施加到时钟端子ck的信号的边沿同步的触发器可被称为边沿触发的触发器，图15的示例性实施例的触发器是上升沿触发的触发器。
上升沿触发的触发器可在反相输出端子/q结合到数据端子d时翻转。当被施加到控制端子ck的时钟信号clk变为逻辑低时，第二开关114接通且数据端子d被设置为与非反相输出端子q相反的逻辑电平，但是由于第一开关113断开所以触发器的状态不改变。当时钟信号clk变为逻辑高时，第一开关113接通且反相输出端子的逻辑电平被施加到第一反相器111的输入，从而将非反相输出端子q的逻辑状态反转。这样，通过在被施加到控制端子ck的时钟信号clk的上升沿将存储状态从逻辑高反转为逻辑低或者将存储状态从逻辑低反转为逻辑高，上升沿触发的触发器翻转。
参照图16，下降沿触发的触发器具有与图15的上升沿触发的触发器相似的构造，但是时钟信号clk的反相信号/clk被施加到第一开关123的控制栅极/ck，时钟信号clk被施加到第二开关124的控制栅极ck。即，图15的触发器和图16的触发器的不同在于：控制端子ck与控制端子/ck互换。
图16的下降沿触发的触发器响应于时钟信号clk的下降沿翻转，而图15的上升沿触发的触发器响应于时钟信号clk的上升沿翻转。当被施加到控制端子ck的时钟信号clk转变为逻辑高时，第二开关124接通，数据端子d被设置为与非反相输出端子q相反的逻辑电平，但是因为第一开关123断开，所以触发器的状态没有改变。当时钟信号clk转变为逻辑低时，第一开关123接通，反相输出端子的逻辑电平被施加到第一反相器121的输入，从而将非反相输出端子q的逻辑状态翻转。这样，通过在被施加到控制端子ck的时钟信号clk的每个下降沿将存储状态从逻辑高反转为逻辑低或者从逻辑低反转为逻辑高，下降沿触发的触发器翻转。
例如，计数器100可包括上升沿触发的触发器和/或下降沿触发的触发器，以执行如上所述的向上计数操作以及将要描述的向下计数操作。
图17是示出图6的计数器的向下计数操作的时序图。
参照图6和图17，在计数操作期间，第一计数单元110a和第二计数单元120a可操作为缓冲器，从而产生与第一输入时钟信号ck1一起翻转的第一灰度位信号d0以及与第二输入时钟信号ck2一起翻转的第二灰度位信号d1，直到终止时间点te为止。当执行向下计数操作，或简单地向下计数时，第一输入时钟信号ck1的相位可比第二输入时钟信号ck2的相位落后90度，如图17中所示，然而在向上计数时如图11中所示，第一输入时钟信号ck1的相位比第二输入时钟信号ck2的相位领先90度。如前面所描述的，最低有效位d[0]不是在计数操作期间翻转的信号，通过在计数操作终止之后对锁存的第一灰度位信号d0和第二灰度位信号d1执行逻辑操作来产生最低有效位d[0]。更高的有效位信号d[2]和d[3]分别响应于前一计数单元的输出的上升沿翻转。即，在根据发明构思的原理的示例性实施例中，第三位信号d[2]响应于与第二灰度位信号d1对应的锁存输出信号lout的上升沿翻转，第四位信号d[3]响应于第三位信号d[2]的上升沿翻转。结果，更高的有效位信号d[2]和d[3]具有如图17中所示的顺序加倍的各自的循环周期，并表示二进制代码d[0:3]的所述两个更高的有效位。如前面所述，通过在计数操作的终止时间点te锁存第一输入时钟信号ck1和第二输入时钟信号ck2来提供所述第一灰度位信号d0和第二灰度位信号d1。
参照图17中的与在各个终止时间点的计数结果对应的二进制代码d[0:3]的值，二进制代码d[0:3]按照0000、1111、1110、1101减少，其表明执行向下计数。
如图11和图17中所示，可实现根据示例性实施例的图6中的计数器100a，以执行向上计数或向下计数，在两种情况下，与传统的波纹计数器相比，计数器100a具有四倍的操作速度，因为根据发明构思的原理，计数器100a在输入时钟信号ck1和ck2的每个循环周期计数四次。
图18和图19是示出根据发明构思的原理的向下计数的计数器的示例性实施例的电路图。
如图18中所示，可使用第一锁存器或者第一时钟缓冲器110d来实现图6中的第一计数单元110a，可使用第二锁存器或者第二时钟缓冲器120d来实现图6中的第二计数单元120a。相似地，如图19中所示，可使用第一锁存器或者第一时钟缓冲器110e来实现图6中的第一计数单元110a，可使用第二锁存器或者第二时钟缓冲器120e来实现图6中的第二计数单元120a。可使用级联结合以产生更高的有效位信号d[2]和d[3]的多个触发器来实现图6中的波纹计数器30a。
参照图18，可使用上升沿触发的触发器来实现第三计数单元130d和第四计数单元140d，以产生顺序翻转的更高的有效位信号d[2]和d[3]。参照图19，可使用上升沿触发的触发器来实现第三计数单元130e，可使用下降沿触发的触发器来实现第四计数单元140e，以产生顺序翻转的更高的有效位信号d[2]和d[3]。
在图18中，使用上升沿触发的触发器来实现第三计数单元130d和第四计数单元140d，使得前一计数单元的非反相输出端子(q)结合到下一计数单元的时钟端子ck。在该示例性实施例中，被提供给下一计数单元的输出信号outk对应于第k位信号d[k]，其中k是大于2的整数。作为对比，在图19中，使用上升沿触发的触发器来实现第三计数单元130e，使用下降沿触发的触发器来实现第四计数单元140e，从而前一计数单元的反相输出端子(/q)结合到下一计数单元的时钟端子ck。在该示例性实施例中，被提供给下一计数单元的输出信号outk对应于第k位信号d[k]的反相信号/d[k]。结果，图18的计数器100d和图19的计数器100e两者均可向下计数，如图17中所示。
图20是示出在图1的模数转换器中包括的时钟供应电路的示例性实施例的框图。时钟供应电路400b可包括多个本地时钟发生器lgen1到lgenm。每个本地时钟发生器lgeni(i＝1,2,…,m)响应于源时钟信号scki产生输入时钟信号cki1到ckip。本地时钟发生器lgen1到lgenm对应于图1中的同步电路syn1到synm。通过每个本地时钟发生器lgeni产生的输入时钟信号cki1到ckip被提供给每个计数器库bki。
图21是示出诸如被包括在图20的时钟供应电路中的本地时钟发生器的示例性实施例的示图，图22是示出诸如图21的本地时钟发生器的本地时钟发生器的示例性操作的时序图。
图21和图22示出了输入时钟信号的数量为2的示例性实施例。例如，输入时钟信号可包括具有相同频率的第一输入时钟信号cki1和第二输入时钟信号cki2，第二输入时钟信号cki2的相位可比第一输入时钟信号cki1的相位落后90度。
如图21中所示，在根据发明构思的原理的示例性实施例中，每个本地时钟发生器lgena(即每个同步电路)可包括第一翻转触发器411和第二翻转触发器412。例如，可以如参照图15和图16所描述的来实现翻转触发器。参照图22，第一翻转触发器411与源时钟信号scki的上升沿同步地产生第一输入时钟信号cki1，第二翻转触发器412与源时钟信号scki的下降沿同步地产生第二输入时钟信号cki2。可以响应于重置信号rst来初始化第一翻转触发器411和第二翻转触发器412。利用输入时钟信号cki1与cki2的相位差，每个计数器可执行以在输入时钟信号cki1和cki2的每个循环周期内计数四次为特征的四倍数据率(qdr)计数操作。
图23是示出诸如可被包括在图20的时钟供应电路中的本地时钟发生器的另一示例性实施例的示图，图24是示出图23的本地时钟发生器的示例性操作的时序图。
图23和图24示出了输入时钟信号的数量是4的示例性实施例。输入时钟信号可包括具有相同频率的第一输入时钟信号cki1、第二输入时钟信号cki2、第三输入时钟信号和cki3和第四输入时钟信号cki4。在该示例性实施例中，例如，第二输入时钟信号cki2的相位可比第一输入时钟信号cki1的相位落后45度，第三输入时钟信号cki3的相位可比第二输入时钟信号cki2的相位落后45度，第四输入时钟信号cki4的相位可比第三输入时钟信号cki3的相位落后45度。
如图23中所示，在示例性实施例中，每个本地时钟发生器lgena(即每个同步电路)可包括第一翻转触发器421、第二翻转触发器422、第三翻转触发器423、第四翻转触发器424、第五翻转触发器425和第六翻转触发器426。翻转触发器可被构造为如参照图15和图16所描述的。参照图24，第一翻转触发器421与源时钟信号scki的上升沿同步地产生第一翻转信号q1，第二翻转触发器422与源时钟信号scki的下降沿同步地产生第二翻转信号q2。第三翻转触发器423与第一翻转信号q1的上升沿同步地产生第一输入时钟信号cki1，第四翻转触发器424与第二翻转信号q2的上升沿同步地产生第二输入时钟信号cki2。第五翻转触发器425与第一翻转信号q3的下降沿同步地产生第三输入时钟信号cki3，第六翻转触发器426与第二翻转信号q2的下降沿同步地产生第四输入时钟信号cki4。根据发明构思的原理，利用输入时钟信号cki1、cki2、cki3与cki4的相位差，各个计数器可执行在输入时钟信号cki1、cki2、cki3和cki4的每个循环周期内计数八次的八倍数据率(odr)计数操作。
图25是示出根据示例性实施例的相位分割机制的计数器的框图，图26是示出图25的计数器的向上计数操作的时序图。
参照图25和图26，计数器100f包括缓冲器单元10f和波纹计数器30f。缓冲器单元10f可包括第一计数单元110f、第二计数单元120f、第三计数单元130f和第四计数单元140f，波纹计数器30f可包括第五计数单元150f和第六计数单元160f。在该示例性实施例中，图2中的灰度位信号可对应于第一灰度位信号d0、第二灰度位信号d1、第三灰度位信号d2和第四灰度位信号d3，图2中的较低有效位信号可对应于第一位信号d[0]、第二位信号d[1]和第三位信号d[2]，图2中的更高的有效位信号可对应于第四位信号d[3]和第五位信号d[4]。第一计数单元110f通过在计数周期(例如，信号积聚周期)的末尾锁存第一输入时钟信号ck1产生第一灰度位信号d0，第二计数单元120f通过在信号积聚周期的末尾锁存第二输入时钟信号ck2来产生第二灰度位信号d1，第三计数单元130f通过在信号积聚周期的末尾锁存第三输入时钟信号ck3来产生第三灰度位信号d2，第四计数单元140f通过在信号积聚周期的末尾锁存第四输入时钟信号ck4来产生第四灰度位信号d3。
响应于与第四灰度位信号d3对应的锁存输出信号lout，波纹计数器30f产生更高的有效位信号，即，被顺序翻转的第四位信号d[3]和第五位信号d[4]。根据计数器100f的构造，锁存输出信号lout可以是第四灰度位信号d3或者第四灰度位信号d3的反相信号。
第一灰度位信号d0到第四灰度位信号d3在计数操作期间翻转，第一灰度位信号d0到第四灰度位信号d3是第一输入时钟信号ck1到第四输入时钟信号ck4在终止时间点te的锁存信号，以提供二进制代码d[0:4]的低的有效位信号d[0]、d[1]和d[2]，即与计数结果对应的数字计数值。
计数器100f中的波纹计数器30f可基于与计数结果对应的数字值的位数包括任意数量的计数单元。即使为了方便描述而在图25中示出了两个计数单元150f和160f，在波纹计数器30f中包括的计数单元的数量也可根据二进制代码d[0:n]的位数而改变。以下，参照计数器100f产生五位信号d[0]、d[1]、d[2]、d[3]和d[4](即五位二进制代码d[0:4])的示例性实施例描述计数器100f的构造和操作。
波纹计数器30f具有级联的构造，从而多个计数单元150f和160f顺序地结合，以响应于前一计数单元的输出信号翻转。换句话说，第五计数单元150f可响应于来自第四计数单元140f的锁存输出信号lout而翻转，第六计数单元160f可响应于来自第五计数单元150f的输出信号out4而翻转。结果，更高的有效位信号(即第四位信号d[3]和第五位信号d[4])具有顺序加倍的各自的循环周期。
计数器100f可包括对第一灰度位信号d0到第四灰度位信号d3执行逻辑操作以产生第一位信号d[0]和第二位信号d[2]的逻辑单元(例如，代码转换器50f)。第四灰度位信号d3本身可对应于第三位信号d[2]。第一灰度位信号d0到第四灰度位信号d3可提供计数值的三个较低的有效位，第一灰度位信号d0到第四灰度位信号d3不表示直接的二进制代码d[0:2]，倒不如说第一灰度位信号d0到第四灰度位信号d3表示灰度代码。当要求时，可以通过处理灰度代码位d0到d3来获得低的有效位信号d[0]、d[1]和d[2]。低的有效位信号d[0]、d[1]和d[2]不在计数操作期间翻转，并且可通过在计数操作终止之后对锁存的第一灰度位信号d0到第四灰度位信号d3执行逻辑操作来提供。因此，代码转换器50f可以位于计数器100f的外部，例如，代码转换器50可以位于与集成了计数器100f的芯片不同的芯片中。
如参照图25和图26所描述的，可使用与相位彼此不同的四个输入时钟信号对应的四个计数单元来产生所述四个灰度位信号d0、d1、d2和d3，可通过对灰度位信号d0到d3执行逻辑操作来获得二进制代码的三个位信号d[0]、d[1]和d[2]。即使需要四个计数单元来获得二进制代码的三个位，在输入时钟信号ck1到ck4的每个时钟周期也可执行八次计数。因此如果计数速度比设计裕度更重要(即，例如比功率限制更重要)，则可采用图25和图26的实施例。
图27是示出诸如可被包括在图1的模数转换器中的时钟供应电路的示例性实施例的框图。在根据发明构思的原理的示例性实施例中，时钟供应电路400c可包括源时钟传输电路40和多个同步电路syni、syn(i+1)和syn(i+2)。
源时钟传输电路40可缓冲源时钟信号sck(i-1)，以将缓冲的源时钟信号scki、sck(i+1)和sck(i+2)中的每个提供到同步电路syni、syn(i+1)和syn(i+2)中的每个。如图27中所示，源时钟传输电路40可包括使用多个反相器实现的缓冲器41。反相器可以以规则的间隔级联结合。利用这样的反相器，源时钟信号的占空比率可以沿着长的传输路径保持，并且可以确保电路操作的可靠性。
同步电路syni、syn(i+1)和syn(i+2)可响应于缓冲的源时钟信号scki、sck(i+1)和sck(i+2)来同步输入时钟信号，以分别向计数器库bki、bk(i+1)和bk(i+2)提供同步的输入时钟信号。
图28是示出根据发明构思的原理的图像传感器800的示例性实施例的框图。图像传感器800可包括像素阵列810、比较单元850、计数器阵列300和时钟供应电路400。图像传感器800还可包括例如行扫描单元820、时序控制电路830、参考信号发生器(ref)840和相关双采样(cds)单元(未示出)以及其他电路。图像传感器800可以是例如ccd图像传感器或者cmos图像传感器。
在根据cmos图像传感器的发明构思的原理的示例性实施例中，像素阵列810包括用于将入射光转换为电学模拟信号的多个像素。在包括被称为有源像素或增益单元的单位单元(unitcell)的图像传感器中，通过像素的地址控制来选择来自各个像素的各个信号。有源像素传感器是一种地址受控的图像传感器，行扫描电路820以行为单位来控制像素阵列810的操作。时序控制电路830产生用于控制图像传感器800中的其他组件的操作的控制信号。
通过包括比较单元850和计数器阵列300的模数转换器(adc)将由像素阵列810检测到的模拟信号转换为数字信号。可以逐列输出模拟信号，比较单元850包括被构造为分别将所述模拟信号与来自参考信号发生器840的参考信号比较以产生比较信号的多个比较器com。例如，比较信号可对应于前面的图中的输入信号inp。
由于各个像素的被称为固定图案噪声(fpn)的相应特性，从像素阵列810输出的模拟信号的重置分量具有变化。即，即使在所有的像素均处于“零”或重置的信号输入时，每个像素也可产生不同的信号值。另外，每个逻辑电路的用于从相应的像素输出电压信号的相应的特性彼此不同。因此，可通过从测量的信号分量减去各自的重置分量来提取有效信号分量。这样，提取与测量的信号分量和重置分量之间的差对应的有效信号分量的操作被称为相关双采样(cds)。
cds单元(未示出)可通过利用电容器和开关获得测量的信号分量与重置分量之间的差来执行模拟双采样(ads)，并且输出与有效信号分量对应的模拟信号。比较单元850将从cds单元逐列输出的模拟信号与来自参考信号发生器840的参考信号(例如，斜坡信号ramp)进行比较，并逐列地输出比较信号。多个比较信号具有根据各自的有效信号分量的各自的转变时序。在示例性实施例中，当参考信号ramp达到等于被提供给比较器的比较输入的相应的信号电平的电平时，各个比较器输出转变。比较器输出的转变可停止相应的计数器cnt，从而产生(yielding)表示模拟像素信号值的计数输出。
计数器阵列300包括多个计数器cnt。每个计数器cnt通过基于多个输入时钟信号cki1到ckip执行计数操作来产生与各个模拟信号对应的各个数字信号。将计数器cnt分组为多个计数器库bk1到bkm。作为示范，如图28中所示，计数器cnt可被分组为m个计数器库bk1到bkm。在一些其他的示例性实施例中，各个计数器库中的计数器的数量可以不同。
时钟供应电路400包括多个同步电路syn1到synm。每个同步电路syni响应于源时钟信号sck来同步输入时钟信号，以将同步的输入时钟信号cki1到ckip提供到每个计数器组bki。由第一同步电路syn1同步的输入时钟信号ck11到ck1p被提供给第一计数器库bk1，由第二同步电路syn2同步的输入时钟信号ck21到ck2p被提供给第二计数器库bk2，由第m同步电路synm同步的输入时钟信号ckm1到ckmp被提供给第m计数器库bkm。
图29到图32是示出根据发明构思的原理的诸如可被包括在图28的图像传感器中的单位像素的示例性实施例的电路图。图29、30、31和32中示出的单位像素可以是包括彩色光电二极管的彩色像素或包括深度光电二极管的深度像素。
参照图29，在根据发明构思的原理的示例性实施例中，单位像素pxa可包括诸如光电二极管pd的光敏元件以及包括传输晶体管tx、重置晶体管rx、驱动晶体管dx和选择晶体管sx的读出电路。
作为示例，光电二极管pd可在p型衬底中包括n型区域，从而n型区域和p型衬底形成p-n结二极管。在操作中，光电二极管pd接收入射光并基于入射光产生光电荷。在一些示例性实施例中，除了光电二极管pd以外或代替光电二极管pd，单位像素pxa可包括光电晶体管、光栅极(photogate)、pin光电二极管等。
在根据发明构思的原理的示例性实施例中，在光电二极管pd中产生的光电荷可通过响应于传输控制信号tg导通的传输晶体管tx而被传输到浮置扩散节点(floatingdiffusionnode)fd。驱动晶体管dx用作源极跟随放大器，源极跟随放大器放大与浮置扩散节点fd上的电荷对应的信号。选择晶体管sx可响应于选择信号sel将放大的信号传输到列线col。可通过重置晶体管rx来重置浮置扩散节点fd。重置晶体管rx可响应于用于相关双采样(cds)的重置信号rs对浮置扩散节点fd进行放电。
图29示出了根据发明构思的原理的包括四个晶体管tx、rx、dx和sx的四晶体管构造的单位像素pxa的示例性实施例。例如，如图30、31和32中所示，可以改变单元像素的构造。电力经由电压供应端子vdd和接地端提供。
参照图30，单位像素pxb可具有三晶体管构造，所述三晶体管构造包括诸如光电二极管pd的光敏元件以及包括重置晶体管rx、驱动晶体管dx和选择晶体管sx的读出电路。与图29的单位像素pxa相比，在图30的单位像素pxb中省去了传输晶体管tx。
参照图31，单位像素pxc可具有五晶体管构造，所述五晶体管构造包括诸如光电二极管pd的光敏元件以及包括传输晶体管tx、选通晶体管gx、重置晶体管rx、驱动晶体管dx和选择晶体管sx的读出电路。选通晶体管gx可响应于选择信号sel而选择性地将传输控制信号tg施加到传输晶体管tx。与图29的单位像素pxa相比，在图31的单位像素pxc中还包括选通晶体管gx。
参照图32，单位像素pxd可具有五晶体管构造，所述五晶体管构造包括诸如光电二极管pd的光敏元件以及包括光电晶体管px、传输晶体管tx、重置晶体管rx、驱动晶体管dx和选择晶体管sx的读出电路。光电晶体管px可响应于光栅极信号pg而导通或截止。当光电晶体管px导通时，可启用单位像素pxd，当光电晶体管px截止时，可禁用单位像素pxd。与图29的单位像素pxa相比，在图32的单位像素pxd中还包括光电晶体管px。
图33是示出根据发明构思的原理的在包括反相功能的计数器的图像传感器中的相关双采样(cds)操作的时序图。图33示出针对一列的数字cds操作的示例性实施例。
参照图28和图33，在时间t11，将来自时序控制电路830的计数使能信号cnt_en激活成逻辑高，参考信号发生器840降低斜坡信号ramp的电压电平，第一计数操作在相应的计数器cnt中逐列开始。将像素电压信号vpix作为第一模拟信号提供给比较器com，第一模拟信号指示重置分量(即与零电平输入图像信号对应的重置值)。
在时间t12，斜坡信号ramp的电压电平与像素电压信号vpix的电压电平变得彼此相等(即ramp降到vpix的电平)，比较器com的比较信号cmp转变为逻辑低，这表示第一计数操作的终止时间点。响应于比较信号cmp的下降沿，与重置分量对应的第一计数结果(vrst＝3)(即与零电平输入图像信号对应的数字化值)被存储在计数器cnt中。
在时间t13，将计数使能信号cnt_en去活为逻辑低并禁用参考信号发生器840。根据发明构思的原理，从t11到t13的时间间隔对应于用于对重置分量进行计数的最大时间，可根据图像传感器的特性将该时间间隔确定为适当数量的时钟周期。
在时间t14，通过可被包括在计数器cnt中的反相控制单元来对存储在计数器cnt中的位值进行反相。反相结果(例如，-4)存储在计数器100k中。
在时间t15，再次将来自时序控制电路830的计数使能信号cnt_en激活为逻辑高，参考信号发生器840降低斜坡信号ramp的电压电平。斜坡信号ramp在第二计数操作期间的斜率可以与在第一计数操作期间的斜率相同，第二计数操作在相应的计数器cnt中逐列开始。将像素电压信号vpix作为第二模拟信号提供给比较器com，第二模拟信号指示测量的图像分量。
在时间t16，斜坡信号ramp的电压电平和像素电压信号vpix变得彼此相等，比较器com的比较信号cmp转变为逻辑低，这表示第二计数操作的终止时间点。响应于比较信号cmp的下降沿，指示测量的图像分量(vrst+vsig＝7)的第二模拟信号与指示重置分量(vrst＝3)的第一模拟信号之间的差(vsig＝4)可从存储在计数器cnt中的值获得。最后存储的值(vsig-1＝3)作为由第一位信号到第四位信号表现的数字信号而被输出。由于在时间t14的反转的差异(discrepancy)，所以最后存储的值(vsig-1＝3)比所述差(vsig＝4)小1，从而存储的值(3)不是被反转为(-3)而是反转为(-4)。
在时间t17，将计数使能信号cnt_en去活为逻辑低，并禁用参考信号发生器840。根据发明构思的原理，从t15到t17的时间间隔对应于用于对测量的图像分量进行计数的最大时间，可根据图像传感器的特性将该时间间隔确定为适当数量的时钟周期。
根据发明构思的原理，图像传感器可使用具有反相功能的qdr计数器来执行数字cds。在这种情况下，在t11到t12之间的第一计数操作以及在t15到t16之间的第二计数操作可作为qdr计数被执行，从而提高了图像传感器的操作速度和操作裕度并减小了功耗。
图34是示出包括上下转换功能的计数器的根据发明构思的原理的图像传感器中的cds操作的时序图。图34示出了针对一列的数字cds操作。
参照图28和图34，在时间t21，将来自时序控制电路830的计数使能信号cnt_en激活成逻辑高，参考信号发生器840降低斜坡信号ramp的电压电平，第一计数操作(即向下计数操作)在相应的计数器cnt中逐列开始。将像素电压信号vpix作为第一模拟信号提供给比较器com，第一模拟信号指示重置分量。
在时间t22，斜坡信号ramp的电压电平与像素电压信号vpix的电压电平变得彼此相等，比较器com的比较信号cmp转变为逻辑低，这表示第一计数操作的终止时间点。响应于比较信号cmp的下降沿，与重置分量(vrst＝3)对应的第一计数结果(-3)被存储在计数器cnt中。
在时间t23，将计数使能信号cnt_en去活为逻辑低并禁用参考信号发生器840。根据发明构思的原理，从t21到t23的时间间隔对应于用于对重置分量进行计数的最大时间，可根据图像传感器的特性将该时间间隔确定为适当数量的时钟周期。
在时间t24，使用可被包括在例如计数器cnt中的上下转换控制单元来执行用于从向下计数操作到向上计数操作的转换的处理。
在时间t25，再次将来自时序控制电路830的计数使能信号cnt_en激活为逻辑高，参考信号发生器840降低斜坡信号ramp的电压电平。例如，斜坡信号ramp在第二计数操作期间的斜率可以与在第一计数操作期间的斜率相同，第二计数操作(即向上计数操作)在相应的计数器cnt中逐列开始。将像素电压信号vpix作为第二模拟信号提供给比较器com，第二模拟信号指示测量的图像分量。
在时间t26，斜坡信号ramp的电压电平和像素电压信号vpix变得彼此相等，比较器com的比较信号cmp转变为逻辑低，这表示第二计数操作的终止时间点。响应于比较信号cmp的下降沿，指示测量的图像分量(vrst+vsig＝7)的第二模拟信号与指示重置分量(vrst＝3)的第一模拟信号之间的差(vsig＝4)被存储在计数器cnt中。最后存储的值(vsig＝4)作为由位信号表现的数字信号而被输出。
在时间t27，将计数使能信号cnt_en去活为逻辑低，并禁用参考信号发生器840。根据发明构思的原理，从t25到t27的时间间隔对应于用于对测量的图像分量进行计数的最大时间，可根据图像传感器的特性将该时间间隔确定为适当数量的时钟周期。
根据发明构思的原理，图像传感器可使用具有上下转换功能的qdr计数器来执行数字cds。在这样的实施例中，在t21到t22之间的第一计数操作以及在t25到t26之间的第二计数操作可作为qdr计数被执行，从而提高了图像传感器的操作速度和操作裕度并减小了功耗。
图35是示出根据发明构思的原理的根据示例性实施例的操作图像传感器的方法的流程图。
参照图28和图35，可通过使用像素阵列810感测入射光来产生模拟信号(s100)。例如，可利用多条列线来并行地提供模拟信号。利用被结合到各条列线的比较器com，可通过将模拟信号与参考信号(例如，斜坡信号)比较来产生比较信号(s200)。使用被构造为基于每个比较信号和多个输入时钟信号执行计数操作的计数器cnt，可以产生与模拟信号对应的数字信号(s300)。在根据发明构思的原理的示例性实施例中，将计数器cnt分组为多个计数器库bk1到bkm(s400)。利用多个同步电路syn1到synm，响应于源时钟信号sck来同步输入时钟信号(s500)，以向计数器库bk1到bkm中的每个计数器库提供同步的输入时钟信号(s500)。
在根据发明构思的原理的示例性实施例中，可通过利用同步电路syn1到synm将同步的输入时钟信号提供给各个计数器库bk1到bkm来执行计数操作。根据发明构思的原理，可通过使用仅在对输入时钟信号的同步中具有较高的频率的源时钟信号sck以及使用在计数操作中具有较低的频率的输入时钟信号来减小功耗。另外，根据发明构思的原理，因为通过将源时钟信号sck和输入时钟信号分离来解除对于输入时钟信号的频率的限制，所以计数操作的速度可以容易地增加。
图36是示出根据发明构思的原理的根据示例性实施例的包括图像传感器的计算机系统的框图。计算系统1000可包括处理器1010、内存装置1020、存储设备1030、输入-输出(i/o)装置1040、电源1050和图像传感器900。尽管没有在图36中示出，计算系统1000还可包括与例如显卡、声卡、内存卡、通用串行总线(usb)装置和/或其他电子装置进行通信的端口。
处理器1010可执行各种计算或任务。根据一些实施例，处理器1010可以是微处理器或者中央处理器(cpu)。处理器1010可经由地址总线、控制总线和/或数据总线与内存装置1020、存储设备1030、输入-输出装置1040进行通信。在一些示例性实施例中，处理器1010可以结合到扩展总线，诸如外部设备互连(pci)总线。内存装置1020可存储用于操作计算系统1000的数据。在根据发明构思的原理的示例性实施例中，可使用例如动态随机存取存储器(dram)装置、移动dram装置、静态随机存取存储器(sram)装置、相位随机存取存储器(pram)装置、铁电随机存取存储器(fram)装置、电阻式随机存取存储器(rram)装置和/或磁性随机存取存储器(rram)装置来实现内存装置1020。存储设备可包括固态驱动器(ssd)、硬盘驱动器(hdd)、紧凑盘只读存储器(cd-rom)等。输入-输出装置1040可包括输入装置(例如，键盘、键板、鼠标等)和输出装置(例如，打印机、显示装置等)。电源1050向计算系统1000提供工作电压。
图像传感器900包括被分组为计数器库bk1到bkm的计数器阵列300以及包括同步电路syn1到synm以分别向计数器库bk1到bkm提供同步的输入时钟信号的时钟供应电路400，如参照图28所描述的。图像传感器900可经由总线或其他通信链路与处理器1010通信。图像传感器900可与处理器1010一起集成在一个芯片中，或者图像传感器900和处理器1010可以被实现为分离的芯片。
例如，可以以各种形式来对计算系统1000进行封装，诸如层叠封装(pop)、球栅阵列(bga)、芯片级封装(csp)、塑料有引线芯片载体(plcc)、塑料双列直插式封装(pdip)、窝伏尔封装件中芯片(dieinwafflepack)、晶片形式中芯片(dieinwaferform)、板上芯片(cob)、陶瓷双列直插式封装(cerdip)、塑料公制四方扁平封装件(mqfp)、薄四方扁平封装(tqfp)、小外形集成电路(soic)、缩小外形封装件(ssop)、薄小外形封装件(tsop)、封装件中系统(sip)、多芯片封装件(mcp)、晶片级制造封装件(wfp)、或晶片级处理堆叠封装件(wsp)。
计算系统1000可以是使用图像传感器的任意计算系统。例如，计算系统1000可包括数字相机、移动电话、智能电话、便携式多媒体播放器(pmp)、个人数字助理(pda)等。
图37示出根据某些示例性实施例的可在图36的计算系统中采用的接口的框图。
参照图37，可通过使用或支撑移动产业处理器接口
在根据发明构思的原理的示例性实施例中，图像传感器1140包括被分组在计数器库bk1到bkm中的计数器阵列300以及时钟供应电路400，时钟供应电路400包括同步电路syn1到synm以分别向计数器库bk1到bkm提供同步的输入时钟信号，如参照图28所描述的。
在一些示例性实施例中，dsi主机1111可包括串化器(ser)，dsi装置1151可包括解串器(des)。计算系统1100还可包括执行与应用处理器1110的通信的射频(rf)芯片1160以及提供与其他装置的通信的digrfsm从设备1162。计算系统1100的物理层(phy)1113和rf芯片1160的物理层(phy)1161可执行基于
计算系统1100还可包括全球定位系统(gps)1120、存储器1170、mic1180、dram装置1185和扬声器1190。另外，计算系统1100可利用超宽带(uwb)1210、无线局域网(wlan)1220、全球微波接入互操作性(wimax)1230等执行通信。然而，计算系统1100的结构和接口不限于此。
如上所述，根据发明构思的原理，可通过利用同步电路syn1到synm将同步的输入时钟信号提供给各个计数器库bk1到bkm来执行计数操作。可通过使用仅在输入时钟信号的同步中具有较高的频率的源时钟信号sck以及使用在计数操作中具有较低的频率的输入时钟信号来减小功耗。另外，因为通过将源时钟信号sck和输入时钟信号分离来解除对于输入时钟信号的频率的限制，所以计数操作的速度可以容易地增加。
例如，发明构思可被应用于诸如存储卡、固态驱动器(ssd)、移动电话、智能电话、个人数字助理(pda)、便携式多媒体播放器(pmp)、数字相机、音乐播放器、便携式游戏机、导航系统的系统。
前面的内容说明了示例性实施例并且不应被解释为限制示例性实施例。虽然已经描述了示例性实施例，但是本领域技术人员将容易理解，在没有实质上脱离发明构思的教导和优点的情况下，示例性实施例的许多改变是可能的。因此，意图将所有这样的改变包括在如权利要求所限定的发明构思的范围中。
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