VGL的电流可以下拉所述第二节点ro处电位；输出端OUT被上拉至高电平后，第七晶体管T7在内部形成的由第二节点ro流向低电平电压线VGL的电流可以下拉所述第二节点ro处电位。在此期间，第二电容C2可以起到稳定第二节点ro处电位的作用。可以看出，本发明实施例可通过四个晶体管和一个电容实现上述下拉模块13的功能。
[0071]本发明实施例中，第一上拉模块14包括第八晶体管T8和第九晶体管T9，其中的第八晶体管T8的栅极连接第三节点PM，源极与漏极中的一个连接第一时钟信号CK，另一个连接第九晶体管T9的源极或漏极；第九晶体管T9的栅极连接第一时钟信号CK，源极与漏极中的一个连接第八晶体管T8的漏极或源极，另一个连接第二节点H)。由此，在第三节点PM处为高电平而第一时钟信号CK也为高电平时，第八晶体管T8和第九晶体管T9均处于开启状态，从而由第一时钟信号CK流向第二节点ro的电流可以上拉所述第二节点ro处电位。而在第一时钟信号CK为低电平时，第九晶体管的关闭状态可以中止对第二节点电位的上拉。从而，随着第一时钟信号CK在高电平与低电平之间的变换，可以实现对所述第二节点ro处电位的周期性上拉。可见，本发明实施例可通过两个晶体管实现上述第一上拉模块14的功能。
[0072]本发明实施例中，第二上拉模块15包括第十晶体管TlO和第十一晶体管T11，其中的第十晶体管TlO的栅极连接第二时钟信号CKB，源极与漏极中的一个连接第二时钟信号CKB，另一个连接第三节点PM ;第^^一晶体管Tll的栅极连接第一节点PU，源极与漏极中的一个连接第三节点PM，另一个连接低电平电压线VGL。由此，在第一节点HJ为低电平时，第十晶体管TlO可随着第二时钟信号CKB在高电平与低电平之间的变换周期性上拉第三节点PM处的电位；另外，在第一节点PU处为高电平的期间，第十一晶体管Tll可以在第十晶体管TlO关闭时下拉第三节点PM处的电位。可以看出，本发明实施例可通过两个晶体管实现上述第二上拉模块15的功能。
[0073]另外，在第一节点HJ处为高电平的期间，由于第一时钟信号CK与第二时钟信号CKB处于有效电平的时间段相互错开，因而第八晶体管T8和第九晶体管T9中总是有一个处于关闭状态，从而可以在此期间中止第一上拉模块14对第二节点H)处电位的周期性上拉。
[0074]可以理解的是，任一电路节点处的高电平或低电平都可以由相应的偏置电压线或者其他电路节点来提供，例如上述第一晶体管Tl与第一偏置电压线CN相连的一端也可以改为与输入端IN相连、上述第二晶体管T2与第二偏置电压线CNB相连的一端也可以改为与复位端RESET相连等等，其属于对上述电路结构的等同替换，本发明对此不做限制。
[0075]基于图2所示的电路结构，图3是图2所示的一种移位寄存电路的电路仿真时序图。其中，复位端RESET的所接信号未在图中示出，该信号在图中的70us至SOus期间为8V，其余时间段内均为-8V。可以理解的是，图3所示的电路时序与图2中各模块的结构与功能，以及图1所示的移位寄存电路的工作原理均是一致的，在此不再赘述。在图3中虚线圆圈标注的部分可以看出，在第一节点PU处为高电平的期间，由于第一时钟信号CK与第二时钟信号CKB处于有效电平的时间段相互错开，因而第八晶体管T8和第九晶体管T9中总是有一个处于关闭状态，从而可以在此期间中止第一上拉模块14对第二节点H)处电位的周期性上拉，使得第二节点ro处为稳定的低电平。
[0076]作为参照，图4是一种对照的移位寄存电路的电路仿真时序图。该移位寄存电路在图2所示的电路结构的基础上，去除了第八晶体管T8、第十晶体管TlO和第十一晶体管Tllo其中，复位端RESET的所接信号未在图中示出，该信号在图中的70us至80us期间为8V，其余时间段内均为-8V。在图4中虚线圆圈标注的部分可以看出，由于在输入端IN所接信号为高电平的期间(T = 30?40us)内，第一时钟信号CK的高电平可使第九晶体管T9开启并对第二节点H)进行上拉，同时第五晶体管T5在第一节点HJ的高电平作用下开启并对第二节点ro进行下拉，两者相互作用下使得第二节点ro维持在-5V左右，偏离了所期望的-8V电压。通常，为了改善该现象，可以将第五晶体管T5的宽长比设计得比第九晶体管T9的宽长比更大，但这样的做法会不可避免地增大移位寄存电路所占的面积。而更重要的是，同时对第二节点ro的上拉与下拉会形成一数值相对很大的电流，为移位寄存电路带来一数值不小的电路功耗。
[0077]对比后易知，本发明实施例基于第一上拉模块14和第二上拉模块15的设置，可以在第一节点PU处为高电平的期间不对第二节点ro处电位进行上拉，因而下拉模块13不需要很大的下拉能力也能将此时的第二节点ro维持在足够低的电位。由此，本发明可以解决现有GOA电路存在对第二节点同时进行上拉与下拉的问题，有助于减小电路所占面积、减小电路功耗。
[0078]基于同样的发明构思，图5是本发明一个实施例中一种移位寄存电路的驱动方法的步骤流程示意图，该移位寄存电路可以是上述任意一种的移位寄存电路。参见图5，该方法包括:
[0079]步骤501:在第一阶段内向输入端施加输入信号，以使输入模块上拉第一节点处的电位，并使输出模块在第一节点处为高电平的第二阶段内上拉输出端处的电位；
[0080]步骤502:在第三阶段内向复位端施加复位信号，以使输入模块下拉第一节点处的电位，并使下拉模块在第二节点处为高电平时下拉第一节点及输出端处的电位；
[0081]其中，上述第二上拉模块在第一节点处为低电平时利用第二时钟信号周期性上拉第三节点处的电位；上述第一上拉模块在第三节点处为高电平时利用第一时钟信号周期性上拉第二节点处的电位。
[0082]可以理解的是，图3所示的电路时序可以视为本发明实施例的一种具体示例，而且本发明实施例的方法步骤与上述任意一种移位寄存电路的工作时序均是对应的，因而可以具体用于上述任意一种移位寄存电路的驱动，并取得减小电路所占面积、减小电路功耗的有益效果。
[0083]基于同样的发明构思，本发明实施例提供一种扫描驱动电路，该扫描驱动电路包括多级移位寄存器单元，每一级移位寄存器单元均具有上述任意一种移位寄存电路的电路结构。在本发明的一个实施例中，上述多级移位寄存器单元可以按照如下方式进行连接:除第一级移位寄存器单元之外，任一级移位寄存器单元的输入端均与上一级移位寄存器单元的输出端相连；除第一级移位寄存器单元之外，任一级移位寄存器单元的输出端均与上一级移位寄存器单元的复位端相连。可以理解的是，该扫描驱动电路可以实现逐级的信号传递与输出，并具有上述任意一种移位寄存电路所具有的优点。
[0084]基于同样的发明构思，本发明实施例提供一种阵列基板，该阵列基板包括上述任意一种的扫描驱动电路。可以理解的是，该扫描驱动电路可以设置在显示区之外，以形成GOA电路结构，并具有上述任意一种扫描驱动电路所具有的优点。
[0085]基于同样的发明构思，本发明实施例提供了一种显示装置，该显示装置包括上述任意一种的阵列基板，因而具有上述任意一种阵列基板所具有的优点。需要说明的是，本实施例中的显示装置可以为:电子纸、手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显不功能的广品或部件。
[0086]在本发明的描述中需要说明的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或