一种二频机抖激光陀螺高精度低延时信号解调电路的制作方法

本发明涉及一种二频机抖激光陀螺高精度低延时信号解调电路，适用于电子领域。

背景技术：

激光陀螺由于其具有很高的精度和较高可靠性，在国防、航天航海等领域具有广泛的应用。激光陀螺自身由于存在锁区，无法感知很小的角速度，因此人为地给陀螺加上了正弦振动信号一机抖信号。因此激光陀螺信号处理的首要工作便是如何高效、可靠地剥除陀螺输出信号中包涵的机抖信号。传统的抖动剥除方式有正弦抵消法、高阶滤波法。这两种方法都有各自的缺点：正弦抵消法采用机抖反馈信号采样值乘以一个系数和激光陀螺的计数信号相减来抵消计数信号中的正弦分量。但由于激光陀螺的压电式反馈具有相位差，且系数的值没有进行动态调整，剥除效果并不理想。高阶滤波方式虽然可以很高地剥除抖动信号，但是由于高阶滤波器带来的较大的输出延时使激光陀螺的动态响应速度降低。自适应滤波器不仅具有延时小的优点，而且能够不断调节比例系数，提高解调精度。

技术实现要素：

本发明提出了一种二频机抖激光陀螺高精度低延时信号解调电路，激光陀螺信号输出经本系统电路解调后波动较小，零偏误差在0.003°/s左右。该电路系统延时较传统高阶FIR滤波器5ms延时大大降低，并且具有较高的测试精度，所以其有较高的工程使用价值。

本发明所采用的技术方案是：

所述信号解调电路采用FPGA为系统主控芯片，整形隔离电路：激光陀螺输出信号经光电转换后的两路正余弦波首先进入整形隔离电路，对正弦信号进行去耦，去耦后的信号送入74LVl4进行整形，整形后得到的方波进入光电耦合器对输入信号进行隔离。隔离后的两路信号送入FPGA，采样并进行鉴相计数后作为LMS自适应滤波器的待滤波信号。

所述机抖反馈信号放大调理模块由于采用电磁式机抖反馈信号作为参考输入，该信号为两路差分信号，且信号强度较弱，本发明采用AD620进行信号的差分放大，该芯片是一款低成本，高精度的运放。

所述自适应迭代滤波器采样频率为10 kHz，所以ADC模块的转换速率必须大于10 kHz。本发明采用ADSl258是TI公司推出的一款24位高精度ADC，其具有超低非线性失调0.0003％，固定通道转换速率125kSPS，这样在滤波器采样脉冲到来时，ADC的输出值与该时刻机抖反馈信号的理论采样值误差较小。信号解调电路关键部分自适应滤波技术实现主要在FPGA中实现。

所述自适应滤波模块设计的核心有三部分，第一是权系数RAM的设计，第二是加权系数更新设计，第三是迭代滤波器的选择。RAM控制模块主要功能是控制两个RAM的数据的读写，其中包括了数据RAM及权系数RAM。数据RAM和权系数RAM均选择双口RAM。端口A对应写数据，端口B对应读数据。ADDA、ADDB分别控制数据RAM的写、读地址，同时ADDBW控制权系数RAM的读地址。加权系数更新模块：整个模块的输入包含上阶段权系数W(k—1)，自适应滤波器输出值P(n)及机抖反馈采样值x(n)。整个更新过程如下：当系统初始后，权系数更新模块采集e(n)的值，同时对程序中的信号值进行交换，然后对滤波器反馈值进行差分滤波，差分滤波结果乘以迭代步长后与X(n)相乘，得到的新值与W(k一1)相加即得到新权系数，并存人权系数RAM中作为下次更新的W(k一1)使用。迭代滤波器设计：为了降低系统延迟，按照激光陀螺自适应滤波模型及相关工程经验，本发明选择了7阶FIR滤波器结构作为权系数跟新过程中的迭代过程。

本发明的有益效果是：激光陀螺信号输出经本系统电路解调后波动较小，零偏误差在0.003°/s左右。该电路系统延时较传统高阶FIR滤波器5ms延时大大降低，并且具有较高的测试精度，所以其有较高的工程使用价值。

附图说明

下面结合附图和实施例对本发明进一步说明。

图1是本发明的自适应滤波系统总体框图。

图2是本发明的整形隔离电路整体框架图。

图3是本发明的抖反馈放大电路图。

图4是本发明的光陀螺自适应滤波模块FPGA框图。

图5是本发明的FPGA内部RAM控制模块框图。

具体实施方式

下面结合附图和实施例对本发明作进一步说明。

如图1、图2，信号解调电路采用FPGA为系统主控芯片，整形隔离电路：激光陀螺输出信号经光电转换后的两路正余弦波首先进入整形隔离电路，对正弦信号进行去耦，去耦后的信号送入74LVl4进行整形，整形后得到的方波进入光电耦合器对输入信号进行隔离。隔离后的两路信号送入FPGA，采样并进行鉴相计数后作为LMS自适应滤波器的待滤波信号。

如图3，机抖反馈信号放大调理模块：由于采用电磁式机抖反馈信号作为参考输入，该信号为两路差分信号，且信号强度较弱，本发明采用AD620进行信号的差分放大，该芯片是一款低成本，高精度的运放。

如图4，自适应迭代滤波器采样频率为10 kHz，所以ADC模块的转换速率必须大于10 kHz。本发明采用ADSl258是TI公司推出的一款24位高精度ADC，其具有超低非线性失调0.0003％，固定通道转换速率125kSPS，这样在滤波器采样脉冲到来时，ADC的输出值与该时刻机抖反馈信号的理论采样值误差较小。信号解调电路关键部分自适应滤波技术实现主要在FPGA中实现。

如图5，自适应滤波模块设计的核心有三部分，第一是权系数RAM的设计，第二是加权系数更新设计，第三是迭代滤波器的选择。RAM控制模块主要功能是控制两个RAM的数据的读写，其中包括了数据RAM及权系数RAM。数据RAM和权系数RAM均选择双口RAM。端口A对应写数据，端口B对应读数据。ADDA、ADDB分别控制数据RAM的写、读地址，同时ADDBW控制权系数RAM的读地址。加权系数更新模块：整个模块的输入包含上阶段权系数W(k—1)，自适应滤波器输出值P(n)及机抖反馈采样值x(n)。整个更新过程如下：当系统初始后，权系数更新模块采集e(n)的值，同时对程序中的信号值进行交换，然后对滤波器反馈值进行差分滤波，差分滤波结果乘以迭代步长后与X(n)相乘，得到的新值与W(k一1)相加即得到新权系数，并存人权系数RAM中作为下次更新的W(k一1)使用。迭代滤波器设计：为了降低系统延迟，按照激光陀螺自适应滤波模型及相关工程经验，本发明选择了7阶FIR滤波器结构作为权系数跟新过程中的迭代过程。