基于FPGA航空维修业专用电机驱动测试盒的制作方法

本实用新型涉及航空部件维修业，依据LIBEHERR-AEROSPACE TOULOUSE SAS(利波哈尔图卢兹航空)公司CMM(Component maintenance manual部件维修手册，章节号：21-62-04)原有模拟驱动电路，用现代数字电子技术进行等效，定制符合测试流程的专用测试电盒。技术运用属于FPGA数字化三相步进电机的驱动控制。

背景技术：

航空部件维修业，对维修工具有专门的要求，一般必须购买OEM(original equipment manufacturer原厂)工具，对自制的工具要求做等效。本专利针对9069A101X-9069B10XX系列作动器的测试，需驱动并按特定要求控制776-243或776-450件号的三相步进电机动作(详情参照LIEBHERR-AEROSPACE TOPULOUSE SAS利波哈尔图卢兹航空公司，部件维修手册，章节号：21-62-04)。查776-243或776-450件号实物为：Thales公司11007102型号的三相步进电机，由于对电机形制未知，通过分析手册中原有的驱动电路(见图1)，采用现代数字电子技术，开发设计具有原电路同等功能，符合测试流程，且操作方便的驱动测试电盒。

三相步进电机的驱动方式通常采用单片机或专用接口的驱动芯片实现，本专利采用FPGA片上系统开发，对输出绕组的脉冲频率控制实现数字化，电机形制拍数控制实现程序化，程序的移植性强，且按测试流程定制功能，操作方便，可靠性高。

技术实现要素：

本实用新型的目的在于在不明电机形制的情况下，通过分析原驱动电路输出信号电学特征，用现代数字电子技术开发设计驱动控制器，以实现航空部件维修手册的测试要求。

本实用新型的技术方案为：一种基于FPGA航空维修业专用电机驱动测试盒，其特征在于：该测试盒包括方框内电路芯片部分和外部设施部分，其中方框内电路芯片部分为：时钟分频器、主控制器、特定频率分频器、三相脉冲分配器、整形放大电路、反馈绕组的数字频率计、电压变换电路和晶振谐振电路；外部设施部分为：电源适配器、开关、按钮和LED显示屏；传输的信号有：脉冲信号、控制信号、直流电压信号；

各模块之间的连接方式为：晶振谐振电路输出脉冲信号一路连接时钟分频器另一路连接特定频率分频器，经时钟分频器分频后的1Hz脉冲信号连接反馈绕组的数字频率计做计时时基；经时钟分频器分频后的4Hz脉冲信号连接主控制器、特定频率分频器、三相脉冲分配器和反馈绕组的数字频率计做复位信号；特定频率分频器将晶振谐振电路输出脉冲信号依据主控制器输出的控制信号做特定分频后，连接三相脉冲分配器；三相脉冲分配器将特定频率分频器输出的脉冲信号依据主控制器输出的控制信号分割成三路，经整形放大电路放大成三路28V脉冲信号后，连接需驱动的三相步进电机；其中控制信号是主控制器通过监控外设开关、按钮的实时状态，编译成分频码(encode)连接特定频率分频器和电机控制码(function)连接三相脉冲分配器；整形放大电路输出的28V三相脉冲信号，任取一路连接反馈绕组的数字频率计，用来测量三相步进电机任意一对绕组的脉冲频率，测量的数值连接外设LED显示屏显示。

时钟分频器是由32768Hz晶振谐振电路，通过两块74LS393双四位二进制计数器芯片级联，分别对32768Hz晶振做213和215次分频，然后引出4Hz复位脉冲和1Hz标准秒脉冲信号。

整个电路的激励电源由外接220VAC-28VDC电源适配器提供，电压变换电路将28V直流电压经惠斯通电桥整流，通过直流对直流转换模块和5V输出调压模块分别降压至15VDC和5VDC，其中5VDC驱动FPGA芯片，15VDC和28VDC共同连接整形放大电路，做脉冲信号放大使用。

主控制器，特定频率分频器，三相脉冲分配器和反馈绕组的数字频率计均通过FPGA(可编程逻辑门阵列)用VHDL(高速集成电路硬件描述语言)编程实现。

整形放大电路是将三相脉冲分配器输出每一路5V脉冲信号，经MOSFET场效应管和三极管做二次放大后，接IR2101半桥驱动电路将脉冲信号整形放大至28V输出，三路脉冲信号同时经整形放大后，接三相步进电机的三对绕组。

反馈绕组的数字频率计是以时钟分频器输出的秒脉冲信号做计时时基，用三个模十计数器级联，得到一个三位十进制数计数器，用来记录一个时钟周期内单路绕组输出脉冲信号的脉冲个数，记录的数值通过锁存器存储，并编译成8421BCD码(二进制编码的十进制代码)，经译码器编译成显示码后在三位七段LED数码管上显示。

以FPGA片上系统作驱动控制核心，结合电压变换电路和整形放大电路，集成数字频率计测量反馈信号频率，综合外设开关、按钮和LED显示屏组成驱动测试盒。

该测试盒包括内部芯片电路部分和外部设施部分，其中内部芯片电路为：时钟分频器、主控制器、特定频率分频器、三相脉冲分配器、整形放大电路、反馈绕组的数字频率计、电压变换电路和晶振谐振电路；外部设施部分为：电源适配器、开关、按钮和LED显示屏。其中主控制器、特定频率分频器、三相脉冲分配器和反馈绕组的数字频率计均通过FPGA(逻辑门阵列)用VHDL(高速集成电路硬件描述语言)编程实现。

整个驱动测试电盒中共有三种电信号：脉冲信号，控制信号和直流电压信号。

本实用新型的优点在于：在未知三相步进电机具体性能参数的情况下，通过分析航空部件维修手册中原有模拟电路原理图，用现代数字电子技术，结合手册实际测试流程，开发设计具有原电路等效电学特征，操作方便的专用驱动控制电盒；在三相步进电机驱动方面，摒弃了常见的单片机开发或专用接口的驱动芯片方式，采用FPGA片上系统开发，使驱动电路的输出脉冲频率数字化，频率选择一键式；在特定频率分频器模块中，统一了50％占空比的奇数和偶数两种分频模式，通过先判断分频码的奇偶性，然后把分频码数值输入给对应分频模块做特定数值分频；在三相脉冲分配器模块中，采用移位寄存器方式，处理不同形制拍数电机各绕组的脉冲分配形式。

附图说明

图1为驱动电机的原模拟电路；

图2为本专利的总结构示意图；

图3为本专利的时钟分频器电路；

图4为本专利的电压变换电路；

图5为本专利的三相电机驱动模块；

图6为本专利的主控制器编码真值表；

图7为本专利的特定频率分频器设计流程图；

图8为本专利的单相绕组整形放大电路；

图9为本专利的数字频率计FPGA模块；

图10为本专利的内部芯片部分FPGA模块总连接图。

具体实施方式

如图1所示，本实施例中要驱动的对象是上世纪老款三相步进电机，通过分析原驱动电路：使用D5K2单结晶体管(UJT)起振，经三极管、电容组成的三稳态电路做脉冲分配后，经二阶三极管级联放大输出。推断该电机形制大概为：额定电压28VDC，额定电流0.1A，形制为三相三拍，特定要求为向单相绕组输出18，30和100Hz固定频率脉冲信号。

如图2所示，基于FPGA航空维修业专用电机驱动测试盒，总结构示意图各部件之间的连接关系为：晶振谐振电路8输出脉冲信号一路连接时钟分频器1另一路连接特定频率分频器3，经时钟分频器1分频后的1Hz脉冲信号连接反馈绕组的数字频率计6做计时时基；经时钟分频器1分频后的4Hz脉冲信号连接主控制器2、特定频率分频器3、三相脉冲分配器4和反馈绕组的数字频率计6做复位信号(图中未标示)；特定频率分频器3将晶振谐振电路8输出脉冲信号依据主控制器2输出的控制信号做特定分频后，连接三相脉冲分配器4；三相脉冲分配器4将特定频率分频器3输出的脉冲信号依据主控制器2输出的控制信号分割成三路，经整形放大电路5放大成三路28V脉冲信号后，连接需驱动的三相步进电机12；其中控制信号是主控制器2通过监控外设开关、按钮10的实时状态，编译成分频码(encode)连接特定频率分频器3和电机控制码(function)连接三相脉冲分配器4；整形放大电路5输出的28V三相脉冲信号，任取一路连接反馈绕组的数字频率计6，用来测量三相步进电机任意一对绕组的脉冲频率，测量的数值连接外设LED显示屏11显示。

如图3所示，时钟分频器1的电路实现方式是：将32768Hz晶振两端各并联一个电容，电容负极共地，构成晶振谐振电路，再并联一个谐振电阻，然后通过一个非门输出，接到74LS393(电路图显示为74393)双四位二进制计数器时钟端A1，两块74LS393级联，即第一级芯片的Q2D输出端接第二级芯片的时钟端A1，两块芯片的A2输入端和异步清零端CLR1共地，最后从第二级芯片的Q2A和Q2C输出端引出，即分别对32768Hz晶振做2¹³和2¹⁵次分频，得到4Hz复位脉冲和1Hz标准秒脉冲信号。

如图4所示电压变换电路7的实现方式是：将外接220VAC转28VDC电源适配器9输出的28V直流电压经惠斯通电桥整流，并联稳压电容和发光二级管指示通断后，连接到CINCON公司的EC3AE33M DC-DC CONVERTER(台湾辛康直流对直流转换模块)输入端，电压变换后输出15VDC引出，直流变换器两端并联极性电容用来滤波稳压，15VDC输出电压接78S05(图中为7805)VOLTAGE REGULATOR(5V输出调压模块)输入端，调压至恒定5VDC后，并联稳压电容和二级管以吸收感性电流，连接FPGA芯片供电端。

如图5所示三相电机驱动控制模块的实现方式是：主控制器2(图中maincontrol)将分频码(encode)输出给特定频率分频器3(图中frequency devide)，依据分频码数值分别对32768Hz晶振信号(crystal)做606、364和109次分频，得到54、90和300Hz三种频率脉冲信号(pulse)，输出给三相脉冲分配器4(图中pulse devide)，三相脉冲分配器4依据主控制器2输出的电机控制码(function)和VHDL程序内部设置的电机形制参数，将特定频率分频器3输入的脉冲信号(pulse)按电机形制分配给(U,V,W)三个绕组，以实现各绕组输入脉冲信号频率为18，30，100Hz。

如图6所示主控制器2的编码真值表。通过监控外设电机控制开关和频率选择按钮的状态。将控制电机启/停，正/反转的单刀双掷开关状态，编码为二位二进制电机控制码(function)；将外设三个频率选择a,b,c互锁按钮的状态，编码为九位二进制分频码(encode)，其中九位二进制分频码(encode)的末位为奇偶判定位，二进制的数值分别对应十进制的606,364和109，位数不够的用0补足成9位。

如图7所示特定频率分频器3的设计流程图。在一个复位周期(rst)内，先判断分频码(encode)末位数值，即奇偶判定。如果encode末尾不为‘1’，即偶数次分频，将九位二进制分频码(encode)转换成十进制数值：N，读取输入脉冲上升沿，计数器T从0逐一累加，当计至N/2-1时将输出脉冲信号翻转，并将计数器T归零，重新计数，从而实现对输入脉冲信号做偶数N次分频，输出脉冲信号占空比50％；如果(encode)末尾为‘1’是真，即奇数次分频，将(encode)转换成十进制数值：N，读取输入脉冲上升沿，计数器T从0逐一累加，当计至(N-1)/2-1时，将输出脉冲信号翻转，计数器T继续计数，计至N-1时，将输出脉冲信号再次翻转，并计数器T归零，重新计数，从而实现对输入脉冲信号的奇数N次分频，输出脉冲信号占空比为(n-1)/2n*100％，在N值较大时，近似为50％。从而使特定频率分频器3实现依据分频码(encode)对输入脉冲信号做特定数值50％占空比的奇偶混合分频。

电机驱动控制模块(图5)中三相脉冲分配器4(pulse devide)的工作原理是：程序内部设置一个三位或四位二进制变量，通过读取特定频率分频器3(frequency devide)输出脉冲信号(pulse)和主控制器2(maincontrol)电机启/停、正/反转状态控制码(function)，来控制三位或四位二进制变量的移位方式，然后将变量三个位上的数值分别输出给电机三个绕组(0为断电，1为通电)，从而实现将特定分频后的脉冲信号(pulse)按电机形制要求(程序内部参数)和控制码(function)状态，分配给三相电机的三个绕组。

如果程序内部参数选择电机形制为三相三拍，则设置一个三位二进制变量，读取主控制器2(maincontrol)输入的控制码(function)信息，当function为‘00’或‘10’时，变量保持前一个赋值不变，电机停止不转。当检测到function为‘01’时，读取输入脉冲信号(pulse)，每遇一个上升沿将三位二进制变量向左移一位，即变量赋值方式为：‘001’>‘010’>‘100’>‘001’依次循环，并将变量三个位上的数值分别输出给电机三个绕组u,v,w(0为断电，1为通电)，于是电机三对绕组的供电顺序依次为：w>v>u>w依次循环，即实现电机以三相三拍形制正转，每对绕组的输入脉冲频率为脉冲信号(pulse)频率的三分之一；同理如果检测到function为‘11’时，则读取输入脉冲信号(pulse)的上升沿，依次将三位二进制变量向右移一位，即变量赋值方式为：‘001’>‘100’>‘010’>‘001’依次循环，对应电机三对绕组的供电顺序依次为：w>u>v>w，即实现电机以三相三拍形制反转，每对绕组的输入脉冲频率同样为脉冲信号(pulse)频率的三分之一。

如果程序内部编码选择电机形制为三相六拍(仅实现功能，未使用)，则设置一个四位二进制变量，同理读取控制码(function)信息，当function为‘00’或‘10’时，变量保持前一个赋值不变，电机停止不转。当检测到function为‘01’时，读取输入脉冲信号(pulse)的上升沿，依次对变量的移位方式变为：‘0011’>‘0110’>赋值‘0100’>‘1100’>‘1001’>赋值‘1010’>‘0011’，将变量的前三位上的数值分别输出给电机三个绕组u,v,w，于是电机三对绕组的供电顺序为：w>vw>v>uv>u>uw>w，即实现电机以三相六拍形制正转；同理如果检测到function为‘11’时，则将四位二进制变量的移位方式逆序，其余程序不变，即实现电机以三相六拍形制反转。

如图8所示单相绕组整形放大电路5的实现方式是：三相脉冲分配器4输出的一路5V脉冲信号经保护电阻接2N7000MOSFET场效应管G级，2N7000的D级接HCPL-2300光电耦合器(NPN型)输入端阴极，电压变换电路7输出的5V直流电压经BF244N-channel RF amplifier(N通道射频放大器)调整后与HCPL-2300输入端阳极连接，HCPL-2300输出端并联一个滤波电容后与BC337NPN三极管基极和发射级连接，BC337集电极输出的放大信号经一个保护电阻与电压变换电路7输出的15V直流电压端相连，并将放大信号接入IR2101驱动芯片的HIN高压输入端，IR2101驱动芯片的HO和LO两个输出端分别接两个IRFB3207MOSFET组成半桥整形电路，IRFB3207的D级与电源适配器9输出的28VDC连接，IR2101的VS端与VB端并联电容，从VS端输出放大至28V的脉冲信号连接三相电机的一对绕组。其中电压变换电路7输出的5VDC与15VDC和电源适配器9输出的28VDC分别并联滤波电容后与整形放大电路5的接地端相连，5VDC与HCPL-2300光电耦合器输出端6端连接，15VDC与IR2101驱动芯片的激励端V+连接并经1N4001整流二极管与VB端连接。三相脉冲分配器4输出的三路信号通过三组整形放大电路5放大后分别接入电机三对绕组的共地输入端。

如图9所示反馈绕组的数字频率计6模块连接图。由于三相脉冲分配器4是将特定分频后的脉冲信号平均分配给三对绕组，通过检测一对绕组的脉冲频率，以验证电机驱动控制模块内部算法的准确性，并将电机绕组的实际输出频率，作为反馈信号通过LED屏显示出来。

具体实现方式为：以时钟分频器1输出的秒脉冲信号(clk time)做计时时基，用三个模十计数器(m10counter)级联，得到一个三位十进制数计数器，即电机绕组脉冲信号接第一级计数器的输入端(carry in)，第一级的进位输出端(carry out)接第二级计数器的输入端(carry in)，第二级的进位输出端(carry out)接第三级计数器的输入端(carry in)。三路计数器的计数输出端(count out)分别接锁存器(latch lock)的输入端(d3in,d2in,di in)存储数据，并将数据编译成8421BCD码(二进制编码的十进制代码)从编码端(bcd code)输出，连接译码器(fre decode)的输入端(bcd code)翻译成7位二进制显示码(seg out)，连接三位七段LED数码管显示。通过时钟分频器1输出的4Hz复位信号，刷新频率测量值。本反馈绕组的数字频率计6的频率测量范围为：1-999Hz，理论精度为1Hz。

本专利主要模块采用Altera公司的EP2C8Q208C8芯片，通过VHDL语言编程实现。如图10所示，内部芯片部分FPGA模块总连接图，各模块的连接关系为：晶振谐振电路(左上角)通过一个整流非门后，一路连接时钟分频器1中第一级74LS393芯片(图中为74393)的A1输入端，另一路连接特定频率分频器(frequency devide)的输入端(crystal)；经时钟分频器1分频后，Q2C引脚输出的1Hz秒脉冲信号接反馈绕组的数字频率计6中三个模十计数器(m10counter)的时钟输入端(clk time)，而Q2A引脚输出的4Hz复位脉冲信号分别接：主控制器(maincontrol)、特定频率分频器(frequency devide)、三相脉冲分配器(pulse devide)和反馈绕组的数字频率计中三个模十计数器(m10counter)的复位端(rst)。外设电机控制开关和频率选择按钮连接主控制器(maincontrol)的(dir，com，a，b，c)输入端，主控制器(maincontrol)的输出端(function)接三相脉冲分配器(pulse devide)输入端(function)，主控制器(maincontrol)输出端(encode)接特定频率分频器(frequency devide)输入端(encode)。特定频率分频器(frequency devide)的输出端(pulse)接三相脉冲分配器(pulse devide)输入端(pulse)。三相脉冲分配器(pulse devide)输出端(u,v,w)接三路整形放大电路5，其中输出端u接反馈绕组的数字频率计6中第一级模十计数器(m10counter)的输入端(carry in)，三个模十计数器(m10counter)级联，即第一级模十计数器(m10counter)进位输出端(carry out)接第二级模十计数器(m10counter)的输入端(carry in)，第二级模十计数器(m10counter)进位输出端(carry out)接第三级模十计数器(m10counter)的输入端(carry in)，三个模十计数器(m10counter)的计数输出端(count out)分别接反馈绕组的数字频率计6中锁存器(latch lock)输入端(d3in,d2in,di in)，第三级模十计数器(m10counter)进位输出端(carry out)接锁存器(latch lock)输入端(over in)，锁存器(latch lock)的编码输出端(bcd code)接译码器(fre decode)的输入端(bcd code)，译码器(fre decode)的显示码输出端(seg out)接LED显示屏(display)。