电能质量及用户环境在线监测一体化装置的同步采样方法与流程

本发明涉及同步采样技术领域，具体涉及电能质量及用户环境在线监测一体化装置的同步采样方法。

背景技术：

信号的同步采样在电力系统有广泛的应用，如电力谐波测量、系统阻抗测量等，高性能的信号同步采样一般通过硬件系统实现。但是，高性能硬件系统的硬件结构复杂，导致同步采样操作繁复且成本较高。且同步采样常发生采样中断和采样失步等故障，因此本发明采用硬件逻辑电路和软件空中策略结合的方法，提供了一种电能质量及用户环境在线监测一体化装置的同步采样方法。

技术实现要素：

本发明提供了电能质量及用户环境在线监测一体化装置的同步采样方法，具体技术方案如下：

电能质量及用户环境在线监测一体化装置的同步采样方法采用过零检测逻辑电路、锁相倍频逻辑电路、防失步逻辑电路和防失步逻辑控制策略；过零检测逻辑电路的输出端为锁相倍频逻辑电路的输入端，锁相倍频逻辑电路的输出端为防失步逻辑电路的输入端，防失步逻辑控制策略用于控制防失步逻辑电路；

所述过零检测逻辑电路用于将正弦信号变成方波信号，过零检测逻辑电路采用电压比较器；所述锁相倍频逻辑电路用于将从过零检测逻辑电路输出的方波信号进行锁相和n倍频实现输出的信号频率自动跟踪输入的信号频率，锁相倍频逻辑电路采用锁相环和分频器；防失步逻辑电路和防失步逻辑控制策略用于防止锁相倍频逻辑电路无法输出倍频信号使得同步采样中断或者过零检测逻辑电路在单个电网周期内多次触发造成同步采样失步；所述防失步逻辑电路包括ll245a芯片、dsp芯片；防失步逻辑控制策略流程如下：

（1）设s_count表示计算采样的个数，每次采样完成就增加1个，tw表示每次采样的时间间隔，t_timer表示计数时间间隔；dsp芯片定时器计数一定时间t_timer产生相应的中断；

（2）当s_count*tw<k1*t_timer时，则认为过零检测电路的输入信号发生故障导致锁相倍频逻辑电路无信号输出，则dsp芯片控制ll245a芯片触发输出pwm信号作为采样信号并启动故障录波；所述k1为比例系数，其取值范围为0.7~0.9；

（3）当s_count*tw>k2*t_timer时，则认为过零检测电路受到干扰且在单个电网周期内多次触发，则dsp芯片控制ll245a芯片触发输出pwm信号作为采样信号并且和产生相应的标记，并启动故障录波；所述k2为比例系数，其取值范围为1.5~1.7。

进一步，所述过零检测逻辑电路包括电阻r11、电阻r12、电阻r13、电阻r14、电阻r15、电阻r16、二级管d1、电压比较器max474、电源vcc；所述电压比较器max474包括信号正输入端、信号负输入端、信号输出端、电源正输入端、电源负输入端；所述电阻r11的一端与输入信号连接，电阻r11的另一端分别与电阻r12的一端、二极管d1的负极连接；电阻r12的另一端分别与电阻r13的一端、电压比较器max474的信号正输入端连接，二极管d1的正极接地，电阻r13的另一端与电源vcc连接，电阻r14的一端与电源vcc连接，电阻r14的另一端分别与电压比较器max474的信号负输入端、电阻r16的一端连接，电阻r16的另一端接地，电压比较器max474的电源正输入端与vcc连接，电压比较器max474的电源负输入端接地，电阻r15的一端与电源vcc连接，电阻r15的另一端与电压比较器max474的信号负输入端连接。

进一步，所述锁相倍频逻辑电路包括电阻r17、电阻r18、电阻r19、电阻r20、电容c11、电容c12、电容c13、锁相环cd4046、分频器cd4040、电源vcc；所述锁相环有16个引脚；所述分频器cd4040有16个引脚；所述锁相环cd4046的引脚14与电压比较器max474的信号输出端连接，电阻r19的一端与锁相环cd4046的引脚2连接，电阻r19的另一端分别与电阻r17的一端、锁相环cd4046的引脚9连接，电阻r17的另一端与电容c11的一端连接，电容c11的另一端接地，电容c12的一端与锁相环cd4046的引脚9连接，电容c12的另一端接地，电阻r18的一端与锁相环cd4046的引脚9连接，电阻r18的另一端接地，锁相环cd4046的引脚8和锁相环cd4046的引脚5接地，锁相环cd4046的引脚11与电阻r20的一端连接，电阻r20的另一端接地，电容c13的一端与锁相环cd4046的引脚6连接，电容c13的另一端与锁相环cd4046的引脚7连接，锁相环cd4046的引脚16与电源vcc连接，锁相环cd4046的引脚3与分频器cd4040的引脚12连接，锁相环cd4046的引脚4与分频器cd4040的引脚10连接，分频器cd4040的引脚16与电源vcc连接，分频器cd4040的引脚8和引脚11接地。

进一步，所述防失步逻辑电路包括ll245a芯片、dsp芯片、ad芯片；所述ll245a芯片包括引脚1a1、引脚1a2、引脚2a1、引脚2a2、引脚dir；所述dsp芯片包括引脚gpio、引脚pwm；所述ad芯片包括引脚holdx；所述ll245a芯片的引脚2a2与分频器cd4040的引脚10连接，ll245a芯片的引脚1a2和引脚2a1都与ad芯片的引脚holdx连接，ll245a芯片的引脚dir与dsp芯片的引脚gpio连接，ll245a芯片的引脚1a1与dsp芯片的引脚pwm连接。

本发明的有益效果为：本发明提供了电能质量及用户环境在线监测一体化装置的同步采样方法，可使同步采样的频率与被监测的电网信号之间保持一定的倍数关系，实时有效的实现电网频率波动的自动跟踪采样，防失步逻辑电路和防失步逻辑控制策略克服了以下两方面缺陷：1）过零检测的信号来自被测的电网信号某一相，若刚好该相又发生短路、断线等故障，这时会使锁相倍频电路因无法输出倍频信号而使采样中断；2）谐波等干扰源可能会对过零检测电路造成在单个电网周期内多次触发，引起采样失步。防失步逻辑控制策略是根据采样点数所需要的时间与外加定时器之间的比较，来判断采样是否失步，以切换到pwm信号来触发采样，而pwm信号是根据电网前一个周波频率而形成，其主要依据是电力系统的频率，虽说随着负荷的波动而有所变化，但是其变化是相当缓慢的，即便系统发生事故，其变化量也是相当小，该方法具有较好的准确性。

附图说明

图1是本发明中的过零检测逻辑电路、锁相倍频逻辑电路、防失步逻辑电路示意图；

图2是本发明中的防失步逻辑控制策略流程图。

具体实施方式

为了更好的理解本发明，下面结合附图和具体实施例对本发明作进一步说明：

如图1所示，电能质量及用户环境在线监测一体化装置的同步采样方法采用过零检测逻辑电路、锁相倍频逻辑电路、防失步逻辑电路和防失步逻辑控制策略；过零检测逻辑电路的输出端为锁相倍频逻辑电路的输入端，锁相倍频逻辑电路的输出端为防失步逻辑电路的输入端，防失步逻辑控制策略用于控制防失步逻辑电路；

过零检测逻辑电路用于将正弦信号变成方波信号，过零检测逻辑电路采用电压比较器max474；过零检测逻辑电路包括电阻r11、电阻r12、电阻r13、电阻r14、电阻r15、电阻r16、二级管d1、电压比较器max474、电源vcc；电压比较器max474包括信号正输入端、信号负输入端、信号输出端、电源正输入端、电源负输入端；电阻r11的一端与输入信号连接，电阻r11的另一端分别与电阻r12的一端、二极管d1的负极连接；电阻r12的另一端分别与电阻r13的一端、电压比较器max474的信号正输入端连接，二极管d1的正极接地，电阻r13的另一端与电源vcc连接，电阻r14的一端与电源vcc连接，电阻r14的另一端分别与电压比较器max474的信号负输入端、电阻r16的一端连接，电阻r16的另一端接地，电压比较器max474的电源正输入端与vcc连接，电压比较器max474的电源负输入端接地，电阻r15的一端与电源vcc连接，电阻r15的另一端与电压比较器max474的信号负输入端连接。

锁相倍频逻辑电路用于将从过零检测逻辑电路输出的方波信号进行锁相和n倍频实现输出的信号频率自动跟踪输入的信号频率，锁相倍频逻辑电路采用锁相环cd4046和分频器cd4040；锁相倍频逻辑电路包括电阻r17、电阻r18、电阻r19、电阻r20、电容c11、电容c12、电容c13、锁相环cd4046、分频器cd4040、电源vcc；锁相环有16个引脚；分频器cd4040有16个引脚；锁相环cd4046的引脚14与电压比较器max474的信号输出端连接，电阻r19的一端与锁相环cd4046的引脚2连接，电阻r19的另一端分别与电阻r17的一端、锁相环cd4046的引脚9连接，电阻r17的另一端与电容c11的一端连接，电容c11的另一端接地，电容c12的一端与锁相环cd4046的引脚9连接，电容c12的另一端接地，电阻r18的一端与锁相环cd4046的引脚9连接，电阻r18的另一端接地，锁相环cd4046的引脚8和锁相环cd4046的引脚5接地，锁相环cd4046的引脚11与电阻r20的一端连接，电阻r20的另一端接地，电容c13的一端与锁相环cd4046的引脚6连接，电容c13的另一端与锁相环cd4046的引脚7连接，锁相环cd4046的引脚16与电源vcc连接，锁相环cd4046的引脚3与分频器cd4040的引脚12连接，锁相环cd4046的引脚4与分频器cd4040的引脚10连接，分频器cd4040的引脚16与电源vcc连接，分频器cd4040的引脚8和引脚11接地。

防失步逻辑电路和防失步逻辑控制策略用于防止锁相倍频逻辑电路无法输出倍频信号使得同步采样中断或者过零检测逻辑电路在单个电网周期内多次触发造成同步采样失步。防失步逻辑电路包括ll245a芯片、dsp芯片、ad芯片；ll245a芯片包括引脚1a1、引脚1a2、引脚2a1、引脚2a2、引脚dir；dsp芯片包括引脚gpio、引脚pwm；ad芯片采用ads8364y芯片，包括引脚holdx；ll245a芯片的引脚2a2与分频器cd4040的引脚10连接，ll245a芯片的引脚1a2和引脚2a1都与ads8364y芯片的引脚holdx连接，ll245a芯片的引脚dir与dsp芯片的引脚gpio连接，ll245a芯片的引脚1a1与dsp芯片的引脚pwm连接。

防失步逻辑控制策略是根据采样点数所需要的时间与外加定时器之间的比较结果来判断采样是否失步，进而决策是否需要切换到pwm信号来触发采样；如图2所示，具体流程如下：

（1）设s_count表示计算采样的个数，每次采样完成就增加1个，tw表示每次采样的时间间隔，t_timer表示计数时间间隔，mult_trim表示过零检测受到干扰的次数；dsp芯片定时器计数一定时间t_timer产生相应的中断；

（2）取k1=0.8，当s_count*tw<0.8*t_timer时，则认为过零检测电路的输入信号发生故障导致锁相倍频逻辑电路无信号输出，则dsp芯片控制ll245a芯片的引脚dir输出高电平以便触发引脚pwm输出采样信号并启动故障录波。

（3）取k2=1.6，当s_count*tw>1.6*t_timer时，则认为过零检测电路受到干扰且在单个电网周期内多次触发，则dsp芯片控制ll245a芯片的引脚dir输出高电平以便触发引脚pwm输出采样信号并且和产生相应的标记，即过零检测受到干扰的次数mult_trim增加，然后启动故障录波。

防失步逻辑电路和防失步逻辑控制策略克服了以下两方面缺陷：1）过零检测的信号来自被测的电网信号某一相，若刚好该相又发生短路、断线等故障，这时会使锁相倍频电路因无法输出倍频信号而使采样中断；2）谐波等干扰源可能会对过零检测电路造成在单个电网周期内多次触发，引起采样失步。防失步逻辑电路可使锁相倍频逻辑电路输出的信号或者dsp芯片的引脚pwm输出的pwm信号中的其中一路信号进入ads8364y芯片的引脚holdx，实现采样触发的控制。dsp芯片通过引脚gpio控制ll245a芯片的引脚dir，有效地控制进入ads8364芯片的引脚holdx的信号，当ll245a芯片的引脚dir为低电平，触发采样的控制信号来自锁相倍频逻辑电路输出的信号；当ll245a芯片的引脚dir为高电平，触发采样的控制信号来自dsp芯片的引脚pwm输出的pwm信号，防失步逻辑控制策略是根据采样点数所需要的时间与外加定时器之间的比较，来判断采样是否失步，以切换到pwm信号来触发采样，而pwm信号是根据电网前一个周波频率而形成，其主要依据是电力系统的频率虽说随着负荷的波动而有所变化，但是其变化是相当缓慢的，即便系统发生事故，其变化量也是相当小，该方法具有较好的准确性。

本发明不局限于以上所述的具体实施方式，以上所述仅为本发明的较佳实施案例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。