节。因此，互连件526的电阻是10R。在用于高FO电路拓 扑结构的网表540中，例如，前级驱动器502的FO548包括60个单元。因此，FO548是FO 508的20倍。
[0075] 在图4的操作404中，使用驱动单元504的前级驱动器502的不同网表500、520 和540 (如图5示例性地示出的），构建具有输入转换特性的不同输入波形。图6包括根据 一些实施例具有相同输入转换特性并且使用驱动单元504的前级驱动器的不同网表500、 520和540构建的不同输入波形600、620和640的不意性波形图。不同输入波形是用于网 表500中的普通电路拓扑结构的输入波形600、用于网表520中的高R电路拓扑结构的输入 波形620、以及用于网表540中的高FO电路拓扑结构的输入波形640。输入波形600、620和 640中的每个都是在相应网表500、520或540中的单元504的输入端处的电压Vin关于时 间t的上升转换。在一些实施例中，对于输入波形600、620和640中的每个，电压Vin的上 升转换在时间点tlOTOT处所达到电压Vlrara都等于稳态电压Vfinal和初始电压Vinitial之间的差 值的30%，并且在时间点tuppCT处达到的电压Vuppot都等于稳态电压Vfinal和初始电压Vinitial 之间的差值的70%。输入波形600、620和640具有相应时间点tlOTe,和时间点tuppe,。因此， 输入波形600、620和640具有相同输入转换特性，在一些实施例中，其输入转换时间等于tuppCT_tlOTOT。在一些实施例中，通过调节相应的互连件506、526或506的电容，使用相应网 表500、520或540所生成的每个输入波形600、620或640的输入转换时间都彼此相等。然 而，每个输入波形600、620或640都具有不同尾部部分，在此期间，电压Vin从电压Vuppot上 升到稳态电压Vfinal。与用于普通电路拓扑结构的输入波形600相比较，用于高R电路拓扑 结构的输入波形620具有较长尾部部分。与用于普通电路拓扑结构的输入波形600相比， 用于高FO电路拓扑结构的输入波形640也具有较长尾部部分。而且，由于米勒电容连接在 F0548中的单兀的输入和输出之间，输入波形640的尾部部分具有弯曲。在图6所不的实例 中，仅示出上升输入波形600、620和640。然而，可以示出下降输入波形，当下降输入波形分 别达到电压Vuppot和电压V1otot时，类似地具有在时间点tuppOT和tlOTOT之间的输入转换时间， 并且具有从电压V1otot到稳态电压Vfinal的尾部部分。
[0076] 虽然输入波形600、620和640具有相同输入转换特性，但是输入波形600、620和 640的不同尾部部分会导致单元504的不同输出响应，不同输出响应相对于它们相应的输 入波形600、620和640具有基本不同的延迟。如果当特征化时序库中的单元504的时序模 型时，关于输入转换特性仅考虑不同输入波形600、620和640中的一个，诸如，用于普通电 路拓扑结构的输入波形600,则忽略输入波形600、620和640的不同尾部部分。如果在从 图1中的寄生提取阶段160所获取的物理网表中，单元504被配置在高R或高FO电路拓扑 结构中，则实际传播到单元504的输入波形具有与特征化单元504的时序模型的输入波形 600不同的尾部部分。从而单元504使用特征化时序模型生成的输出响应具有与由使用实 际传播的输入波形特征化的时序模型而生成的实际输出响应基本不同的延迟。在此，为了 考虑所传播的输入波形的尾部部分，在参考图11和图13所描述的一些实施例中，利用在操 作404中所构建的不同输入波形600、620和640,以特征化单元504的不同时序模型或者特 征化单元504的时序模型，其中，灵敏性用于校正利用该时序模型所生成的输出响应。
[0077] 图7是根据一些实施例实现图3中的操作302的另一种方法的流程图。与参考图4 所述的方法相比较，其中，使用具有不同电路拓扑结构的不同网表来产生输入波形，图7中 的方法收集来自至少一个芯片的波形，并且从所收集波形中选择输入波形。在操作702中， 从包括表示驱动单元的不同电路拓扑结构的电路拓扑结构的至少一个芯片中收集波形。在 操作704中，根据输入转换特性，对来自至少一个芯片的波形分组。在操作706中，根据尾 部特性，对具有该输入转换特性的波形组分类。在操作708中，从具有输入转换特性的波形 组中选择具有代表性的尾部特性的波形，并且在尾部特性范围内选择具有尾部特性的其他 波形作为不同输入波形，其中，尾部特性范围包括代表性的尾部特性并且包含在至少一个 芯片中至少出现50%的尾部特性。在一些实施例中，当图3中的方法300返回以执行针对 不同输入转换特性的操作302时，操作702、704和706不是每次都被重复地执行。即，在包 括选择操作708的操作302之前，执行操作702、704和706,并且每次方法300都返回到操 作302,针对不同输入转换特性来执行选择操作708。
[0078] 在图7中的操作702中，收集来自包括表示驱动单元的不同电路拓扑结构的电路 拓扑结构的至少一个芯片的波形。在此使用的术语"芯片"是指从例如图1中的物理验证 和电签收阶段162所获得的芯片设计。在一些实施例中，芯片为物理网表的形式，并且可以 使用例如SPICE生成和探测物理网表中的电路节点处的波形。通常，芯片包括多条时序路 径。图8是示出根据一些实施例在芯片中的示例性时序路径800处所执行的波形收集的示 意图。时序路径800从启动寄存器（lunchregister)802(将数据发送至被示例性地示为 互连单元810、812、814和816的组合逻辑电路）开始，并且在捕获寄存器804处（从组合 逻辑电路中捕获数据）结束。在一些实施例中，例如通过由SPICE所提供的电压探针822， 在寄存器802和单元810、单元810和812、单元812和814、单元814和816、以及单元816 和寄存器804之间的电路节点处收集波形。更详细地示出组合逻辑电路中的部分830。在 部分830中，通过互连件8302连接单元812和单元814。单元812的FO8304包括单元814 和其他单元。电压探针822连接至互连件8302和单元814之间的电路节点。
[0079] 在一些实施例中，从关键的时序路径收集波形。为了能够在时序路径800中成功 传播数据，时钟周期和考虑到时钟边缘启动寄存器802输出数据的时间、考虑到从启动寄 存器802所输出的数据组合逻辑电路生成数据的时间、以及捕获寄存器804从组合逻辑电 路捕获数据的时间之间的时序余量（timingslack)需要为正。可以通过时钟偏移（clock skew)减小时钟周期。时序余量越小，时序路径越关键。更可能的是，关键时序路径包括配 置在高电阻和/或高扇出电路拓扑结构中的一个或多个单元，诸如，单元812和814 (将它 们本身表示为组合逻辑电路的延迟）。因此，从关键时序路径所收集的波形更能表示由具有 R和FO的不同值的电路拓扑结构所生成的波形，诸如，图6中示意性地示出的波形600、620 和 640。
[0080] 图9示意性地示出根据一些实施例从图7中的操作702、704和706所获得的波形 的波形图。波形图902示出在操作702中收集的各波形，其中，参考图8详细地描述该操作 702。在图7的操作704中，根据输入转换特性，对来自至少一个芯片的波形分组。波形图 912和914示出了根据输入转换特性所分组的波形组。例如，波形图912中的波形组从电 压Vlmte,到电压Vuppe,的输入转换时间为50ps。波形图914中的波形组的输入转换时间为 IOOpSo
[0081] 在图7的操作706中，根据尾部特性，对具有输入转换特性的波形组分类。波形图 922、924和926示出根据尾部特性分类的具有50ps的输入转换特性的波形组。在一些实 施例中，尾部特性是从稳态电压Vfinal和初始电压Vinitial之间的差值的70 %的电平转换到为 差值的90%的电平的波形的尾部转换时间。已经参考图6描述了稳态电压Vfinal和初始电 压Vinitial。对于上升转换，诸如，波形图922中的波形，稳态电压Vfinai和初始电压Vinitial之 间的差值的70 %和90 %处的电平分别是电压Vuppct和电压Vtail。在一些实施例中，如分别 通过波形图922、924和926中的具有40ps、60ps和90ps的尾部特性的波形所示的，例如， 具有50ps的输入转换特性的波形组按照升序进行分类。<