的、可以 在线路上发送的数据的唯一组合。
[0045]
【主权项】
1. 一种集成电路芯片，包括： 信令模块，其耦合到多个数字输入，所述信令模块用于： 对在所述多个数字输入处接收的数据进行编码，以生成经编码的数据；以及 基于所述经编码的数据，来驱动总线的多个信号线上的线电压或电流，其中，所述多个 线电压中的每一个线电压与在所述多个数字输入处接收的所述数据的加权和相对应。
2. 根据权利要求1所述的集成电路芯片，所述信令模块包括对所述数据进行编码的编 码器，所述编码器用于至少部分地基于编码矩阵来对在所述多个数字输入中的每一个数字 输入上接收的所述数据进行加权。
3. 根据权利要求2所述的集成电路芯片，其中，所述编码矩阵的任意两列之间的点积 近似为零，并且所述编码矩阵的每一列的平方和为非零。
4. 根据权利要求1所述的集成电路芯片，其中，所述信令模块包括耦合到所述总线的 所述多个信号线的解码器，所述解码器通过所述总线耦合到第二信令模块的第二编码器， 并对从所述第二解码器接收的信号数据进行解码。
5. 根据权利要求5所述的集成电路芯片，其中，所述解码器使用解码矩阵对所述信号 数据进行解码，其中所述解码矩阵是所述编码矩阵的转置矩阵。
6. 根据权利要求1所述的集成电路芯片，其中，所述集成电路芯片是数字系统的中央 处理单元、微控制器、IO集线器、芯片集、存储器控制器中心（MCH)。
7. 根据权利要求1所述的集成电路芯片，其中所述集成电路芯片是图形处理器。
8. -种电子设备，包括： 总线，其包含多个信号线； 第一信令模块，其耦合到多个数字输入，所述第一信令模块用于对在所述多个数字输 入处接收的数据进行编码，并驱动在所述总线的所述多个信号线上的信号，其中，所述多个 信号中的每一个信号与在所述多个数字输入处接收的所述数据的加权和相对应； 第二信令模块，其耦合到所述总线的所述多个信号线，所述第二信令模块用于对通过 所述总线接收的所述多个信号进行解码，并生成对应的多个数字输出，其中，所述多个数字 输出的值与所述多个数字输入的值相等。
9. 根据权利要求1所述的电子设备，所述第一信令模块包括对所述数据进行编码的编 码器，所述编码器用于至少部分地基于编码矩阵来对在所述多个数字输入中的每一个数字 输入上接收的所述数据进行加权。
10. 根据权利要求9所述的电子设备，其中，所述编码矩阵的任意两列之间的点积为 零，并且所述编码矩阵的每一列的平方和为整型常数。
11. 根据权利要求1所述的电子设备，其中，所述第二信令模块包括耦合到所述总线的 所述多个信号线的解码器，所述解码器使用解码矩阵来对通过所述总线接收的所述多个信 号进行解码，其中所述解码矩阵是所述编码矩阵的转置矩阵或逆矩阵。
12. 根据权利要求1所述的电子设备，其中，所述电子设备是平板电脑、超级本、台式机 或服务器。
13. 根据权利要求1所述的电子设备，其中，所述电子设备是移动电话。
14. 根据权利要求1所述的电子设备，其中，所述总线的所述多个信号线之间的线间距 小于近似20微米。
15. 根据权利要求1所述的电子设备，其中，所述总线的带宽密度大于近似每秒每平方 米16千兆传输。
16. -种电子设备，包括： 用于并行接收多个数据比特的逻辑单元，其中，每个数据比特对应于不同的数据流，并 且所述多个数据比特包括第一数据比特； 用于对所述数据比特中的每一个数据比特进行加权，以生成加权数据的逻辑单元； 用于对所述加权数据求和，并基于所述加权数据的和来生成要通过信号线发送的信号 电平的逻辑单元，其中，所述信号电平要被解码以复现所述第一数据比特。
17. 根据权利要求16所述的电子设备，其中，用于对所述数据比特中的每一个数据比 特进行加权的所述逻辑单元包括：用于将所述数据比特中的每一个数据比特乘以从编码矩 阵接收的加权参数的逻辑单元。
18. 根据权利要求17所述的电子设备，其中，所述编码矩阵的任意两列之间的点积近 似为零，并且所述编码矩阵的每一列的平方和为非零。
19. 根据权利要求16所述的电子设备，包括： 用于从第二集成电路芯片接收通过所述总线并行发送的多个信号的逻辑单元； 用于将所述多个信号中的每一个信号乘以加权参数，以生成加权数据的逻辑单元；以 及 用于对所述加权数据求和，以生成接收的数据比特的逻辑单元。
20. 根据权利要求16所述的电子设备，包括用于从解码矩阵获得所述加权参数的逻辑 单元，其中所述解码矩阵是所述编码矩阵的转置矩阵或逆矩阵。
21. -种系统，包括： 总线，其包括多个信号线； 第一发送模块，其耦合到多个数字输入，所述第一发送模块用于对在所述多个数字输 入处接收的数据进行编码，并驱动在所述总线的所述多个信号线上的信号，其中，所述多个 信号中的每一个信号与在所述多个数字输入处接收的所述数据的加权和相对应。
22. 根据权利要求21所述的系统，至少包含耦合到所述总线的第二发送模块，所述第 二发送模块与所述第一发送模块并联耦合，以控制所述多个信号线的、与所述第一发送模 块相比不同的集合。
23. 根据权利要求21所述的系统，其中，所述总线是由多个发送模块控制的，其中包括 所述第一发送模块。
24. 根据权利要求21所述的系统，所述第一发送模块包括对所述数据进行编码的编码 器，所述编码器用于至少部分地基于编码矩阵来对在所述多个数字输入中的每一个数字输 入上接收的所述数据进行加权。
25. 根据权利要求24所述的系统，其中，所述编码矩阵的任意两列之间的点积近似为 零，并且所述编码矩阵的每一列的平方和为非零。
26. 根据权利要求24所述的系统，包括耦合到所述总线的所述多个信号线的解码器， 所述解码器使用解码矩阵对通过所述总线接收的所述多个信号进行解码，其中所述解码矩 阵是所述编码矩阵的转置矩阵或逆矩阵。
27. 根据权利要求21所述的系统，包括耦合到所述总线的所述多个信号线的第一接收 模块，所述第一接收模块用于对通过所述总线接收的所述多个信号进行解码，并生成对应 的多个数字输出，其中，所述多个数字输出的值与所述多个数字输入的值相等。
28. 根据权利要求27所述的系统，所述第一接收模块用于从所述第一发送模块接收通 过所述总线并行发送的多个信号，将所述多个信号中的每一个信号乘以加权参数以生成加 权数据，并且将所述加权数据求和以生成接收的数据比特。
29. 根据权利要求27所述的系统，其中，所述第一接收模块通过电缆连接耦合到所述 第一发送模块。
30. 根据权利要求27所述的系统，其中，所述第一接收模块通过电路板耦合到所述第 一发送模块。
31. 根据权利要求22所述的系统，其中，所述第一发送模块和所述第二发送模块被布 置在相同的集成电路芯片上。
【专利摘要】本文描述了用于对数据进行编码的技术。根据本技术的一种设备的例子包括耦合到多个数字输入的信令模块。该信令模块用于对在多个数字输入处接收的数据进行编码，以生成经编码的数据。基于经编码的数据，信令模块可以驱动在总线的多个信号线上的线电压。多个线电压中的每一个对应于在多个数字输入处接收的数据的加权和。
【IPC分类】G06F13-38, G06F13-14
【公开号】CN104813299
【申请号】CN201380061662
【发明人】S·H·霍尔, C·斯里拉玛, J·A·米克斯, M·W·莱蒂格, J·A·桑切斯桑切斯, O·B·奥卢瓦费米, P·G·休雷, M·C·福尔克纳
【申请人】英特尔公司
【公开日】2015年7月29日
【申请日】2013年6月25日
【公告号】US20140181357, WO2014105173A1