] 10 异步随机静态存储器=模冗余控制器
[0061] 1011 第一地址信号引脚
[0062] 1012第二地址信号引脚
[0063] 1021 第一数据信号引脚
[0064] 1022 第二数据信号引脚
[0065] 1031 第一写信号引脚
[0066] 1032 第二写信号引脚
[0067] 1041 第一读信号引脚
[0068] 1042 第二读信号引脚
[0069] 1051 第一错误状态信号引脚
[0070] 1061 第一片选信号引脚
[0071] 1062 第二片选信号引脚
[0072] 121 地址计算模块
[0073] 123 写地址模块
[0074] 125 读地址模块
[00巧]127 纠错地址模块
[007引 129 第二与模块
[0077] 141 写信号延时模块
[0078] 143 写时序模块
[0079] 145 第一与模块
[0080] 161 读信号延时模块
[0081] 163 读时序模块
[0082] 181 多数表决模块
[0083] 183 纠错时序模块
[0084] 191 第一输入缓冲器
[0085] 193 第一S态输出缓冲器
[0086] 195 第二输入缓冲器
[0087] 197 第二S态输出缓冲器
【具体实施方式】
[0088] 下面参照附图来说明本发明的实施例。在本发明的一个附图或一种实施方式中描 述的元素和特征可w与一个或更多个其它附图或实施方式中示出的元素和特征相结合。应 当注意，为了清楚的目的，附图和说明中省略了与本发明无关的、本领域普通技术人员已知 的部件和处理的表示和描述。
[0089] 图4为本发明异步随机静态存储器=模冗余控制器的应用场景示意图。
[0090] 如图4所示，微处理器不直接对异步随机静态存储器进行读写操作，而是通过本 发明异步随机静态存储器=模冗余控制器作为桥梁来间接读写异步随机静态存储器。本发 明的设计保持异步随机静态存储器=模冗余控制器与微处理器之间的读写时序和普通异 步随机静态存储器的读写时序一致。
[0091] 对于所述微处理器的每一次写操作，所述异步随机静态存储器=模冗余控制器将 其转换为=个不同地址的写操作，写入的数据相同而地址不同，从而起到数据备份=份的 作用；对于所述微处理器的每一次读操作，所述异步随机静态存储器=模冗余控制器将其 转换为=个不同地址的读操作，读取完=个备份数据之后进行=取二表决向所述微处理器 输出正确结果，如果发生一个数据出错则回写正确结果进行纠错，如果发生两个数据出错 而致使=个备份数据都不同则向所述微处理器返回错误状态信号。
[0092] 图5为本发明异步随机静态存储器=模冗余控制器的引脚结构示意图。
[0093] 如图5所示，本发明异步随机静态存储器=模冗余控制器10设有连接所述微处理 器的：
[0094] 用于输入第一地址信号A(MrL[N:0]的第一地址信号引脚1011，
[0095] 用于输入第一数据信号化taL[M:0]的第一数据信号引脚1021，
[009引用于输入第一写信号肥L的第一写信号引脚1031，
[0097] 用于输入第一读信号0EL的第一读信号引脚1041，
[0098] 用于输出错误状态信号化rorSta化S的第一错误状态信号引脚1051，
[0099] 用于输入第一片选信号CSL的第一片选信号引脚1061;
[0100] W及连接所述随机静态存储器的：
[010。 用于输出第二地址信号A(MrR[N:0]的第二地址信号引脚1012，
[010引用于输出第二数据信号化taR[M:0]的第二数据信号引脚1022，
[010引用于输出第二写信号肥R的第二写信号引脚1032，
[0104] 用于输出第二读信号犯R的第二读信号引脚1042，
[0105] 用于输出第二片选信号CSR的第二片选信号引脚1062。
[0106] 其中，N为地址位宽，M为数据位宽。
[0107] 图6为本发明异步随机静态存储器=模冗余控制器的内部结构示意图。
[0108] 如图6所示，在本实施例中，本发明异步随机静态存储器S模冗余控制器10包 括：
[0109] 地址信号处理单元，分别连接微处理器和随机静态存储器的地址信号引脚，用于 接收并处理所述微处理器输出的第一地址信号A(MrL[N:0]，向所述随机静态存储器输出包 含写操作地址、读操作地址或纠错操作地址的第二地址信号A(MrR[N:0];
[0110] 写信号处理单元，分别连接所述微处理器和所述随机静态存储器的写信号引脚， 并与所述地址信号处理单元连接，用于接收并处理所述微处理器输出的第一写信号肥L向 所述随机静态存储器输出第二写信号肥R，向所述地址信号处理单元输出用于选通所述写 操作地址的选通信号；
[0111] 读信号处理单元，分别连接所述微处理器和所述随机静态存储器的读信号引脚， 并与所述地址信号处理单元连接，用于接收并处理所述微处理器输出的第一读信号OEL向 所述随机静态存储器输出第二读信号0ER，向所述地址信号处理单元输出用于选通所述读 操作地址的选通信号；
[0112] S模冗余纠错单元，分别连接所述微处理器的数据信号引脚、错误状态信号引脚 和所述随机静态存储器的数据信号引脚，并分别与所述读信号处理单元、所述写信号处理 单元和所述地址信号处理单元连接，用于对输入的=份备份数据进行=模冗余比较，向所 述微处理器输出错误状态信号化rorStatus和比较结果数据，对所述随机静态存储器存储 的备份数据进行纠错。
[0113] 优选地，所述写信号处理单元包括：
[0114] 写信号延时模块141，输入端连接第一写信号引脚1031，四个输出端分别输出第 一零延时写信号肥L0、第二延时写信号肥L1、第S延时写信号肥L2和第四延时写信号 WEL3,用于将第一写信号肥L多级延时输出。第一写信号引脚1031与所述微处理器的写信 号引脚连接。
[0115] 写时序模块143,四个输入端分别连接写信号延时模块141的四个输出端，四个输 出端分别输出第S写信号肥R1、第一选通信号WAcHrSl、第二选通信号WAcMrS2和第S选 通信号WA(MrS3,用于计算并输出写操作的第S写信号肥R1和选通写操作地址的选通信号 WA(MrSl-WAd化S3。
[0116] 第一与模块145,输入端连接写时序模块143和所述=模冗余纠错单元，输出端连 接第二写信号引脚1032,用于输出第二写信号肥R，具体包括在写操作时序输出写操作的 第S写信号肥R1，和在纠错操作时序输出纠错操作的第四写信号肥R2。所述第二写信号引 脚1032与所述随机静态存储器的写信号引脚连接。
[0117] 图7为本发明异步随机静态存储器=模冗余控制器的写信号延时模块的结构示 意图。
[0118] 如图7所示，优选地，写信号延时模块141包括第一延时子模块肥LDelayl、第二 延时子模块肥LDelay2和第S延时子模块肥LDelay3。第一写信号肥L输入写信号延时模 块141后分为两路，一路直接得到并输出第一零延时写信号肥L0,另一路通过第一延时子 模块肥LDelayl延时得到并输出第二延时写信号肥L1。第二延时写信号肥L1再通过第二 延时子模块肥LDelay2延时得到并输出第S延时写信号肥L2。第S延时写信号肥L2再通 过第S延时子模块肥LDelay3延时得到并输出第四延时写信号肥L3。
[0119] 通常情况下，上述=个延时子模块的延时参数相同。延时参数的选取需要依据所 使用的异步随机静态存储器，应大于或等于所述异步随机静态存储器的最小写周期。
[0120] 图8为本发明异步随机静态存储器S模冗余控制器的写信号延时模块的时序示 意图。如图8所示，第一写信号肥L输入写信号延时模块141后，第一零延时写信号肥L0 零延时同步输出，第二延时写信号WEL1、第S延时写信号WEL2和第四延时写信号WEL3依次 延时输出。
[0121] 图9为本发明异步随机静态存储器=模冗余控制器的写时序模块的结构示意图。
[0122] 如图9所示，优选地，写时序模块143包括=个分别与写时序模块143四个输入端 连接的4输入与非口，和一个=输入端分别与所述=个4输入与非口的输出端连接的3输 入与口。所述S个4输入与非口的输出结果分别为第一选通信号WAcMrSl、第二选通信号 WAcMrS2和第S选通信号WAcMrS3。所述3输入与口的输出结果为第S写信号肥R1。
[0123] 其中，第一 4输入与非口带有一个反向输入端和S个非反相输入端，反向输入端 输入所述第一零延时写信号WEL0;第二4输入与非口带有两个反向输入端和两个非反相输 入端，反向输入端输入第一零延时写信号肥L0和第二延时写信号肥L1 ;第S4输入与非口 带有S个反向输入端和一个非反相输入端，反向输入端输入所述第一零延时写信号肥L0、 第二延时写信号肥L1和第S延时写信号肥L2。
[0124] 图10为本发明异步随机静态存储器S模冗余控制器的写时序模块的时序示意 图。第一选通信号WAcMrSl、第二选通信号WA(MrS2、第S选通信号WA(MrS3和第S写信号 肥R1的时序如图10所示。
[01巧]写时序模块143工作时，第一选通信号WAcMrSl、第二选通信号WA(MrS2和第S选 通信号WAcMrS3用来选通数据备份区的S个不同地址，低电平有效。第一选通信号WAcMrSl 为低电平时写地址模块123输出第一备份数据的地址，第二选通信号WA(MrS2为低电平时 写地址模块123输出第二备份数据的地址，第S选通信号WA(MrS3为低电平时写地址模块 123输出第S备份数据的地址，在选择输出S个写地址的过程中第S写信号肥R1均为低电 平。
[0126] 优选地，所述读信号处理单元包括：
[0127] 读信号延时模块161，输入端连接第一读信号引脚1041，四个输出端分别输出第 一零延时读信号0EL0、第二延时读信号0EL1、第=延时读信号0EL2和第四延时读信号 0EL3,用于将第一读信号犯L多级延时输出。第一读信号引脚1041与所述微处理器的读信 号引脚连接。
[0128] 读时序模块163,四个输入端分别连接读信号延时模块161的四个输出端，四个 输出端分别输出第二读信号0ER、第四选通信号RAcMrSl、第五选通信号RA(MrS2和第六选 通信号RA(MrS3,用于计算并输出读操作的第二读信号犯R和选通读操作地址的选通信号 RA(MrSl、RA(MrS2和RA(MrS3。所述输出第二读信号0ER的输出端与第二读信号引脚1042 连接，第二读信号引脚1042与所述随机静态存储器的读信号引脚连接。
[0129]图11为本发明异步随机静态存储器=模冗余控制器的读信号延时模块的结构示 意图。
[0130] 如图11所示，优选地，读信号延时模块161包括第四延时子模块OELDelayl、第五 延时子模块〇ELDelay2和第六延时子模块0ELDelay3。第一读信号0EL输入读信号延时模 块161后分为两路，一路直接得到并输出第一零延时读信号0EL0,另一路通过第四延时子 模块OELDelayl延时得到并输出第二延时读信号0EL1。第二延时读信号0EL1再通过第五 延时子模块〇ELDelay2延时得到并输出第=延时读信号0EL2。第=延时读信号0EL2再通 过第六延时子模块〇ELDelay3延时得到并输出所述第四延时读信号0EL3。
[0131]图12为本发明异步随机静态存储器=模冗余控制器的读信号延时模块的时序示 意图。如图12所示，第一读信号犯L输入读信号延时模块161后，第一零延时读信号0EL0 零延时同步输出，第二延时读信号0EL1、第=延时读信号0EL2和第四延时读信号0EL3依次 延时输出。
[0132] 图13为本发明异步随机静态存储器S模冗余控制器的读时序模块的结构示意 图。
[0133] 如图13所示，优选地，读时序模块163包括S个分别与读时序模块163四个输入 端连接的4输入与非口，和一个=输入端分别与所述=个4输