精简指令集计算(RISC)处理器，并且其中寄存器组是N/2位寄存器。
[0123]示例11包括示例1-7中的任一个的处理器，并且可选地，其中处理器包括精简指令集计算(RISC)处理器，并且其中寄存器组是N位寄存器。
[0124]示例12包括示例1-7中的任一个处理器，并且可选地，其中执行单元响应于指令，其具有一个或多个字段来规定寄存器组采用第二方式代表单个寄存器。
[0125]示例13是由处理器执行的方法，其包括采用寄存器组代表多个N位寄存器的第一方式访问该寄存器组以从多个N位寄存器中的每个检索对应的N位组装数据。方法还包括采用寄存器组代表具有至少2N个位的单个寄存器的第二方式访问寄存器组以从单个寄存器检索具有至少2N个位的对应组装数据，该至少2N个位是至少256个位。
[0126]示例14包括示例13的方法，并且可选地，其中采用第二方式访问包括访问代表具有4N个位的单个寄存器的寄存器组，并且进一步包括采用寄存器组代表多个2N位寄存器的第三方式来访问寄存器组。
[0127]示例15包括示例13的方法，并且可选地，其中采用第二方式访问包括访问代表具有至少512个位的单个寄存器的寄存器组。
[0128]示例16包括示例13的方法，并且可选地，其进一步包括采用寄存器组代表多个N/2位寄存器的第三方式来访问寄存器组。
[0129]示例17包括示例13的方法，并且可选地，其中采用第一方式访问包括访问代表多个256位寄存器的寄存器组，并且其中采用第二方式访问包括访问代表具有512个位的单个寄存器的寄存器组。
[0130]示例18包括示例13的方法，并且可选地，其中采用第一方式访问包括访问代表多个128位寄存器的寄存器组，并且其中采用第二方式访问包括访问代表具有256个位的单个寄存器的寄存器组。
[0131]示例19包括示例13-18中的任一个的方法，并且可选地，其中采用第二方式访问响应于指令，其具有操作码来指示要采用第二方式来访问寄存器组。
[0132]示例20包括示例13-18中的任一个的方法，并且可选地，其中采用第二方式访问响应于指令，其具有除操作码以外的字段来指示要采用第二方式来访问寄存器组。
[0133]示例21包括示例13-18中的任一个的方法，并且可选地，其中采用第二方式访问包括访问是N/2位寄存器的寄存器组。
[0134]示例22包括示例13-18中的任一个的方法，并且可选地，其中采用第二方式访问包括访问是N位寄存器的寄存器组。
[0135]示例23是处理指令的系统，其包括互连和与该互连耦合的处理器。该处理器包括寄存器组，和与该寄存器组耦合的执行单元。该执行单元响应于组装数据指令采用至少三个不同方式来访问寄存器组。该至少三个不同方式包括寄存器组代表存储组装数据的多个N位寄存器的第一方式。同样，寄存器组代表存储组装数据的具有至少2N个位的单个寄存器的第二方式。同样，寄存器组代表具有除N个位以外并且小于至少2N个位的宽度的多个寄存器的第三方式。系统还包括与互连耦合的动态随机存取存储器(DRAM)。
[0136]示例24包括示例23的系统，并且可选地，其中寄存器组采用第二方式代表具有至少256个位的单个寄存器。
[0137]示例25是制造物品，其包括存储指令的非暂时性机器可读存储介质，这些指令如果由机器执行将促使机器执行操作，其包括采用寄存器组代表多个N位寄存器的第一方式访问该寄存器组以从多个N位寄存器组中的每个检索对应N位组装数据。操作还包括采用寄存器组代表具有至少2N个位的单个寄存器的第二方式访问寄存器组以从单个寄存器检索具有至少2N个位的对应组装数据，该至少2N个位是至少256个位。操作还包括采用寄存器组代表多个寄存器的第三方式访问寄存器组，该多个寄存器每个具有与采用第一和第二方式不同数量的位。
[0138]示例26包括示例25的制造物品，并且可选地，其中机器可读存储介质进一步存储指令，其如果由机器执行将促使机器执行操作，这些操作包括采用寄存器组代表具有至少256个位的单个寄存器的第二方式来访问寄存器组。
[0139]示例27是处理器，其包括用于采用寄存器组代表多个N位寄存器的第一方式访问该寄存器组以从多个N位寄存器中的每个检索对应N位组装数据的部件。处理器还包括用于采用寄存器组代表具有至少2N个位的单个寄存器的第二方式来访问寄存器组以从单个寄存器检索具有至少2N个位的对应组装数据的部件，该至少2N个位是至少256个位。
[0140]示例28包括示例27的处理器，并且可选地，其中用于采用第二方式访问的部件包括访问代表具有4N个位的单个寄存器的寄存器组的部件，并且进一步包括用于采用寄存器组代表多个2N位寄存器的第三方式来访问寄存器组的部件。
[0141]示例29是存储指令的机器可读存储介质，这些指令如果由机器执行则促使机器执行示例13-22中的任一个的方法。
[0142]示例30是执行示例13-22中的任一个的方法的处理器。
[0143]示例31是处理器，其包括用于执行示例13-22中的任一个的方法的部件。
[0144]示例32是处理器，其包括集成电路和/或逻辑和/或单元和/或部件和/或模块，或其任何组合，用于执行示例13-22中的任一个的方法。
[0145]示例33是执行示例13-22中的任一个的方法的计算机系统。
[0146]示例34是执行大致如本文描述的一个或多个操作或方法的处理器。
[0147]示例35是处理器，其包括用于执行大致如本文描述的一个或多个操作或方法的部件。
【主权项】
1.一种处理器，其包括: 寄存器组，能够存储组装数据； 执行单元，其与所述寄存器组耦合，所述执行单元响应于指令采用至少两个不同方式访问所述寄存器组，所述至少两个不同方式包括 第一方式，其中所述寄存器组代表多个N位寄存器；以及 第二方式，其中所述寄存器组代表具有至少2N个位的单个寄存器，并且其中所述至少2N个位是至少256个位。2.如权利要求1所述的处理器，其中所述寄存器组采用所述第二方式代表具有4N个位的单个寄存器，并且其中所述执行单元还采用所述寄存器组代表多个2N位寄存器的第三方式来访问所述寄存器组。3.如权利要求2所述的处理器，其中所述寄存器组采用所述第二方式代表具有至少512个位的单个寄存器。4.如权利要求1所述的处理器，其中所述执行单元还采用所述寄存器组代表多个N/2位寄存器的第三方式来访问所述寄存器组。5.如权利要求1所述的处理器，其中所述寄存器组采用所述第一方式代表多个256位寄存器并且所述寄存器组采用所述第二方式代表具有512个位的单个寄存器。6.如权利要求1所述的处理器，其中所述寄存器组采用所述第二方式代表具有至少512个位的单个寄存器。7.如权利要求1所述的处理器，其中所述寄存器组采用所述第一方式代表多个128位寄存器并且所述寄存器组采用所述第二方式代表具有256个位的单个寄存器。8.如权利要求1所述的处理器，其中所述执行单元要响应于指令，其具有操作码来指示所述执行单元对该指令访问所述寄存器组所采用的方式。9.如权利要求1所述的处理器，其中所述执行单元要响应于指令，其具有除操作码以外的字段来指示所述执行单元对该指令访问所述寄存器组所采用的方式。10.如权利要求1所述的处理器，其中所述处理器包括精简指令集计算(RISC)处理器，并且其中所述寄存器组是N/2位寄存器。11.如权利要求1所述的处理器，其中所述处理器包括精简指令集计算(RISC)处理器，并且其中所述寄存器组是N位寄存器。12.如权利要求1所述的处理器，其中所述执行单元响应于指令，其具有一个或多个字段来规定所述寄存器组采用所述第二方式代表所述单个寄存器。13.一种由处理器执行的方法，其包括: 采用寄存器组代表多个N位寄存器的第一方式访问所述寄存器组以从所述多个N位寄存器中的每个检索对应的N位组装数据； 采用所述寄存器组代表具有至少2N个位的单个寄存器的第二方式访问所述寄存器组以从所述单个寄存器检索具有至少2N个位的对应组装数据，所述至少2N个位是至少256个位。14.如权利要求13所述的方法，其中采用所述第二方式访问包括访问代表具有4N个位的单个寄存器的寄存器组，并且进一步包括采用所述寄存器组代表多个2N位寄存器的第三方式来访问所述寄存器组。15.如权利要求13所述的方法，其中采用所述第二方式访问包括访问代表具有至少512个位的单个寄存器的寄存器组。16.如权利要求13所述的方法，其进一步包括采用所述寄存器组代表多个N/2位寄存器的第三方式来访问所述寄存器组。17.如权利要求13所述的方法，其中采用所述第一方式访问包括访问代表多个256位寄存器的寄存器组，并且其中采用所述第二方式访问包括访问代表具有512个位的单个寄存器的寄存器组。18.如权利要求13所述的方法，其中采用所述第一方式访问包括访问代表多个128位寄存器的寄存器组，并且其中采用所述第二方式访问包括访问代表具有256个位的单个寄存器的寄存器组。19.如权利要求13所述的方法，其中采用所述第二方式访问响应于指令，其具有操作码来指示要采用所述第二方式来访问所述寄存器组。20.如权利要求13所述的方法，其中采用所述第二方式访问响应于指令，其具有除操作码以外的字段来指示要采用所述第二方式来访问所述寄存器组。21.如权利要求13所述的方法，其中采用所述第二方式访问包括访问是N/2位寄存器的寄存器组。22.—种处理指令的系统，其包括: 互连； 处理器，其与所述互连耦合，所述处理器包括: 寄存器组； 执行单元，其与所述寄存器组耦合，所述执行单元响应于组装数据指令采用至少三个不同方式来访问所述寄存器组，所述至少三个不同方式包括 第一方式，其中所述寄存器组代表存储组装数据的多个N位寄存器； 第二方式，其中所述寄存器组代表存储组装数据的具有至少2N个位的单个寄存器；以及 第三方式，其中所述寄存器组代表具有除N个位以外并且小于至少2N个位的宽度的多个寄存器；以及 动态随机存取存储器(DRAM)，其与所述互连耦合。23.如权利要求22所述的系统，其中所述寄存器组采用所述第二方式代表具有至少256个位的单个寄存器。24.—种制造物品，其包括存储指令的非暂时性机器可读存储介质，所述指令如果由机器执行将促使所述机器执行操作，其包括: 采用寄存器组代表多个N位寄存器的第一方式访问所述寄存器组以从所述多个N位寄存器组中的每个检索对应N位组装数据； 采用所述寄存器组代表具有至少2N个位的单个寄存器的第二方式访问所述寄存器组以从所述单个寄存器检索具有至少2N个位的对应组装数据，所述至少2N个位是至少256个位；以及 采用所述寄存器组代表多个寄存器的第三方式访问所述寄存器组，所述多个寄存器每个具有与采用所述第一和第二方式不同数量的位。25.如权利要求24所述的制造物品，其中所述机器可读存储介质进一步存储指令，其如果由所述机器执行将促使机器所述执行操作，其包括: 采用所述寄存器组代表具有至少256个位的单个寄存器的第二方式来访问所述寄存器组。
【专利摘要】一方面的处理器包括能够存储组装数据的寄存器组。执行单元与该寄存器组耦合。执行单元响应于指令采用至少两个不同方式访问寄存器组。该至少两个不同方式包括寄存器组代表多个N位寄存器的第一方式。至少两个不同方式还包括寄存器组代表具有至少2N个位的寄存器组的第二方式。在一个方面中，至少2N个位是至少256个位。
【IPC分类】G06F9/06, G06F9/30
【公开号】CN105264489
【申请号】CN201480030775
【发明人】B.L.托尔, R.辛哈尔, B.M.盖, M.奈克
【申请人】英特尔公司
【公开日】2016年1月20日
【申请日】2014年6月26日
【公告号】EP3014419A1, US20150006865, WO2014210345A1