器。处理器602可包括通用处理器、网络处理器 (其处理在计算机网络603上通信的数据）或其它类型的处理器（包括精简指令集计算机 (RISC)处理器或复杂指令集计算机(CISC))。此外，处理器602可具有单核设计或多核设计。 具有多核设计的处理器602可将不同类型的处理器核集成在同一集成电路（1C)芯片上。而 且，具有多核设计的处理器602可被实现为对称或非对称多处理器。在实施例中，处理器602 中的一个或多个可以与图1的处理器102相同或类似。例如，处理器602中的一个或多个可包 括参照图1-3讨论的控制单元120。而且，参照图3-5讨论的操作可通过系统600中的一个或 多个部件执行。
[0048] 芯片组606还可与互联网络604通信。芯片组606可包括存储器控制中心(MCH)608。 MCH608可包括与存储器612(其可以与图1的存储器130相同或类似)通信的存储控制器610。 存储器412可存储包括可由CPU 602或包含在计算机系统600中的任何其它设备执行的指令 序列的数据。在本发明的一个实施例中，存储器612可包括一个或多个易失性存储(或存储） 设备，诸如随机存取存储器(RAM )、动态RAM (DRAM )、同步DRAM (SDRAM )、静态RAM (SRAM)或其 它类型的存储设备。还可使用诸如硬盘的非易失性存储器。附加设备可通过互连网络604通 信，诸如多个CPU和/或多个系统存储器。
[0049] MCH 608还可包括与显示设备616通信的图形接口614。在本发明的一个实施例中， 图形接口 614可通过图形加速接口与显示设备616通信。在本发明的实施例中，显示器616 (诸如平板显示器)可通过例如信号变换器与图形接口 614通信，该信号变换器将存储在诸 如图像存储器或系统存储器的存储设备的图像转化成由显示器616解释并显示的显示信 号。由显示设备产生的显示信号在由显示器616解释并随后显示在显示器616上之前可通过 各个控制设备。
[0050] 中枢接口618可允许101608与输入/输出控制中心（10〇620通信。101620可提供接 口给与计算机系统600通信的I/O设备。ICH 620可通过诸如外设部件互连(PCI)桥、通用串 行总线（USB)控制器或其它类型的外围桥或控制器的外围桥(或控制器)624与总线622通 信。桥624可提供在CPU 602和外围设备之间的数据路径。还可使用其它类型的拓扑结构。而 且，多条总线可例如通过多个桥或控制器与ICH 620通信。此外，在本发明的各种实施例中， 与ICH 620通信的其它外围设备可包括电子集成驱动器（IDE)或小型计算机系统接口 (SCSI)硬盘或多个电子集成驱动器(IDE)或小型计算机系统接口（SCSI)硬盘、USB接口或多 个USB接口、键盘、鼠标、并行端口或多个并行端口、串行端口或多个串行端口、软盘驱动器 或多个软盘驱动器、数字输出支持(例如，数字视频接口（DVI))或其它设备。
[0051 ]总线622可与音频设备626、一个或多个磁盘驱动器628和网络接口设备630(其与 计算机网络603连通)通信。其它设备可通过总线622通信。而且，在本发明的某些实施例中， 各个部件(诸如网络接口设备630)可与MCH 608通信。此外，处理器602和本文所述的一个或 多个其它部件可组合以形成单芯片（例如，以提供片上系统（S0C))。此外，在本发明的其它 实施例中，图形加速器616可包含在MCH 608内。
[0052]此外，计算机系统600可包括易失性存储器或非易失性存储器(或存储器）。例如， 非易失性存储器可包括下列中的一个或多个：只读存储器(R0M)、可编程ROM(PROM)、可擦除 PROM(EPROM)、电 EPROM(EEPROM)、磁盘驱动器(例如，628)、软盘、光盘 ROM(CD-ROM)、数字多 功能光碟(DVD)、闪存、磁光碟或能够存储电子数据(例如，包括指令）的其它类型的非易失 性机器可读介质。
[0053]图7示出了根据本发明实施例的计算机系统700的框图。系统700可包括一个或多 个处理器702-1至702-N(本文中通常被称为"处理器器702"或"处理器702"）。处理器702可 通过互连网络或总线704通信。每个处理器可包括各个部件，为了清楚起见，其中一些仅参 照处理器702-1讨论。因此，其余处理器702-2至702-N中的每个可包括参照处理器702-1讨 论的相同或类似部件。
[0054] 在实施例中，处理器702-1可包括一个或多个处理器核706-1至706-M(本文中被称 为"核706"或更通常地被称为"核706"）、共享高速缓存708、路由器710和/或处理器控制逻 辑或单元720。处理器核706可实施在单集成电路(1C)芯片上。此外，芯片可包括一个或多个 共享高速缓存和/或私有高速缓存(诸如高速缓存7008)、总线或互连(诸如总线或互连网络 712)、存储控制器或其它部件。
[0055]在一个实施例中，路由器710可用于处理器702-1的各个部件和/或系统700之间的 通信。此外，处理器702-1可包括不止一个路由器710。此外，大量路由器710可连通以使数据 能够在处理器702-1内部或外部的各个部件之间路由。
[0056]共享高速缓存708可存储由诸如核706的处理器702-1中的一个或多个部件使用的 数据(例如，包括指令）。例如，共享高速缓存708可局部缓存存储在存储器714中的数据以被 处理器702的部件更快存取。在实施例中，高速缓存708可包括中级高速缓存(诸如2级(L2)、 3级（L3)、4级（L4)或其它级的高速缓存）、末级高速缓存（LLC)和/或其组合。此外，处理器 702-1的各个部件可直接、通过总线(例如，总线712)和/或存储控制器或存储中心与共享高 速内存708通信。如图7所示，在某些实施例中，核706中的一个或多个可包括1级(L1)高速缓 存716-1(本文中通常被称为"L1高速缓存716")在一个实施例中，控制单元720可包括逻辑 以执行上面参照图2中的存储控制器122描述的操作。
[0057]图8示出了根据本发明实施例的处理器核706的各部分和计算机系统的其它部件 的框图。在一个实施例中，图8所示的箭头示出了指令通过核706的流程方向。一个或多个处 理器核（诸如处理器核706)可实施在诸如参照图7讨论的单集成电路芯片（或芯片）上。此 外，芯片可包括一个或多个共享高速缓存和/或私有高速缓存(例如，图7的高速缓存708)、 互连(例如，图7的互连704和/或112)、控制单元、存储控制器或其它部件。
[0058] 如图8所示，处理器核706可包括读取单元802以读取由核706执行的指令(包括具 有条件分支的指令）。指令可从诸如存储器714的任何存储设备读取。核706还可包括解码单 元804以译解所读取的指令。例如，解码单元804可将所读取的指令译解成多个微操作(微操 作)。
[0059]此外，核706可包括调度单元806。调度单元806可执行与存储所译解的指令(例如 从解码单元804接收的）相关联的各种操作直到指令准备好发送，例如，直到所译解的指令 的所有源值变成可用。在一个实施例中，调度单元806可安排和/或发布(或发送)所译解的 指令到执行单元808来执行。在指令被译解(例如，通过解码单元84)和发送(例如，通过调度 单元806)之后，执行单元808可执行所发送的指令。在实施例中，执行单元808可包括不止一 个执行单元。执行单元808还可执行诸如加、减、乘和/或除的各种算术操作，并可包括一个 或多个算术逻辑单元(ALU)。在实施例中，协处理器(未示出）可与执行单元808结合执行各 种算术操作。
[0060] 此外，执行单元808可乱序执行指令。因此，在一个实施例中，处理器核706可以是 乱序处理器核。核706还可包括指令引退单元810。指令引退单元810可在指令提交之后退掉 执行完的指令。在实施例中，执行完的指令的引退可导致正在从指令执行提交的处理器状 态、由正在解除分配的指令使用的物理寄存器等。
[0061] 核706还可包括总线单元714以使处理器核706的部件和其它部件(诸如参照图8讨 论的部件)之间能够通过一条或多条总线(例如，总线804和/或812)通信。核706还可包括一 个或多个寄存器816以存储被核70