1.一种半导体存储装置，其特征在于，具备：
存储块，其包括多个存储串，上述多个存储串的每个存储串包括多个存储单元晶体管，上述多个存储单元晶体管彼此串联连接并在第1端具备第1选择晶体管、在第2端具备第2选择晶体管，上述多个存储串包括第1存储串和第2存储串；
第1位线，其连接至上述第1存储串的上述第1选择晶体管和上述第2存储串的上述第1选择晶体管；
读出放大器，其连接至上述第1位线；
多个字线，上述多个字线各自连接至各存储串中的存储单元晶体管；以及
控制器，其被设置用于控制上述存储块的删除操作，其中，上述删除操作包括：
在上述多个字线上施加第1删除电压；
通过向上述第1存储串的上述第1选择晶体管和上述第2选择晶体管的栅电极施加选择电压而对上述第1存储串指定地址；
向上述多个字线施加删除验证电压并通过利用上述读出放大器读取在上述第1存储串中的存储单元晶体管的数据以判定上述第1存储串是否通过删除验证；以及
当上述第1存储串通过上述删除验证时，在未首先对上述多个字线放电的情况下对上述第2存储串指定地址，或
当上述第1存储串未通过上述删除验证时，对上述多个字线放电并重复上述存储块上的删除操作直至在上述存储块上执行的重复的删除操作次数少于预定次数。
2.如权利要求1所述的半导体存储装置，其特征在于，
上述控制器被设置用于在上述第1存储串和上述第2存储串的删除验证的期间两次为上述读出放大器产生使能信号。
3.如权利要求1所述的半导体存储装置，其特征在于，
上述控制器被设置用于对各存储串执行删除验证并将针对各存储串的删除验证的结果存储在第1高速缓冲存储器中。
4.如权利要求2所述的半导体存储装置，其特征在于，
上述控制器被设置用于对各存储串执行删除验证并将针对各存储串的删除验证的结果存储在第1高速缓冲存储器中。
5.如权利要求1所述的半导体存储装置，其特征在于，
上述控制器被设置用于对所有存储串执行累计串删除验证，并且，上述控制器被设置用于基于上述累计串删除验证的结果判定上述累计串删除验证是否通过上述删除验证。
6.如权利要求1所述的半导体存储装置，其特征在于，
上述读出放大器包括逻辑电路，上述逻辑电路被设置用于判定存储串是否通过上述删除验证。
7.如权利要求3所述的半导体存储装置，其特征在于，
上述读出放大器包括逻辑电路，上述逻辑电路被设置用于判定存储串是否通过上述删除验证。
8.如权利要求4所述的半导体存储装置，其特征在于，
上述读出放大器包括逻辑电路，上述逻辑电路被设置用于判定存储串是否通过上述删除验证。
9.如权利要求6所述的半导体存储装置，其特征在于，
上述读出放大器包括用于存储上述逻辑电路的输出的第2高速缓冲存储器。
10.如权利要求8所述的半导体存储装置，其特征在于，
上述读出放大器包括用于存储上述逻辑电路的输出的第2高速缓冲存储器。
11.如权利要求1所述的半导体存储装置，其特征在于，还具备：
验证电路，上述验证电路包括第1寄存器和第2寄存器，上述第1寄存器能够保持指示各存储串的上述删除验证是否通过的第1数据，上述第2寄存器能够保持指示累计串删除验证是否通过的第2数据。
12.如权利要求10所述的半导体存储装置，其特征在于，还具备：
验证电路，上述验证电路包括第1寄存器和第2寄存器，上述第1寄存器能够保持指示各存储串的上述删除验证是否通过的第1数据，上述第2寄存器能够保持指示累计串删除验证是否通过的第2数据。
13.如权利要求11所述的半导体存储装置，其特征在于，还具备：
输出缓冲器，上述输出缓冲器基于来自外部的指令，输出上述第1数据或上述第2数据。
14.如权利要求12所述的半导体存储装置，其特征在于，还具备：
输出缓冲器，上述输出缓冲器基于来自外部的指令，输出上述第1数据或上述第2数据。
15.如权利要求14所述的半导体存储装置，其特征在于，
上述控制器被设置用于基于第1信号对各存储串执行删除验证，并基于第2信号对所有存储串执行累计串删除验证，上述第1信号不同于上述第2信号。
16.一种存储系统，其特征在于，具备：
存储块，其包括多个存储串，上述多个存储串的每个存储串包括多个存储单元晶体管，上述多个存储单元晶体管彼此串联连接并在第1端具备第1选择晶体管、在第2端具备第2选择晶体管，上述多个存储串包括第1存储串和第2存储串；
第1位线，其连接至上述第1存储串的上述第1选择晶体管和上述第2存储串的上述第1选择晶体管；
读出放大器，其连接至上述第1位线；
多个字线，上述多个字线的每个字线连接至各存储串中的存储单元晶体管；以及
控制器，其被设置用于控制上述存储块的删除操作，其中，上述删除操作包括：
在上述多个字线上施加第1删除电压；
通过向上述第1存储串的上述第1选择晶体管和上述第2选择晶体管的栅电极施加选择电压而对上述第1存储串指定地址；
向上述多个字线施加删除验证电压并通过利用上述读出放大器读取在上述第1存储串中的存储单元晶体管的数据，来判定上述第1存储串是否通过删除验证；以及
当上述第1存储串通过上述删除验证时，在未首先对上述多个字线放电的情况下对上述第2存储串指定地址，或
当上述第1存储串未通过上述删除验证时，对上述多个字线放电并重复上述存储块上的删除操作直至在所述存储块上执行的重复的删除操作次数少于预定次数，
其中，上述控制器被进一步设置用于对所有存储串执行累计串删除验证，并且，上述控制器被设置用于基于上述累计串删除验证的结果判定上述累计串删除验证是否通过。
17.如权利要求16所述的存储系统，其特征在于，
上述控制器被设置用于在上述第1存储串和上述第2存储串的删除验证的期间两次为上述读出放大器产生使能信号。
18.一种用于控制存储装置的方法，其中上述存储装置具备：
存储块，其包括多个存储串，上述多个存储串的每个存储串包括多个存储单元晶体管，上述多个存储单元晶体管彼此串联连接并在第1端具备第1选择晶体管、在第2端具备第2选择晶体管，上述多个存储串包括第1存储串和第2存储串；
第1位线，其连接至上述第1存储串的上述第1选择晶体管和上述第2存储串的上述第1选择晶体管；
读出放大器，其连接至上述第1位线；
多个字线，该多个字线各自连接至各存储串中的存储单元晶体管；以及
控制器，
上述方法包括在上述存储块上执行的删除操作，上述删除操作包括以下步骤：
在上述多个字线上施加第1删除电压；
通过向上述第1存储串的上述第1选择晶体管和上述第2选择晶体管的栅电极施加选择电压而对上述第1存储串指定地址；
向上述多个字线施加删除验证电压并通过利用上述读出放大器读取在上述第1存储串中的存储单元晶体管的数据，来判定上述第1存储串是否通过删除验证；以及
当上述第1存储串通过上述删除验证时，在未首先对上述多个字线放电的情况下对上述第2存储串指定地址，或
当上述第1存储串未通过上述删除验证时，对上述多个字线放电并重复上述存储块上的删除操作直至在上述存储块上执行的重复的删除操作次数少于预定次数。
19.一种半导体存储装置，其特征在于，具备：
存储块，其具备多个存储串，上述多个存储串包括第1存储串和第2存储串；
第1位线，其连接至上述第1存储串的一个端部和上述第2存储串的一个端部；
多个字线，其连接至上述多个存储串；以及
控制器，其被设置用于控制上述存储块的删除操作，其中，上述删除操作包括：
在上述多个字线上施加第1删除电压；
选择上述第1存储串；
向上述多个字线施加删除验证电压并读取上述第1存储串的数据；以及
当上述第1存储串通过上述删除验证时，在未首先对上述多个字线放电的情况下选择上述第2存储串，或
当上述第1存储串未通过上述删除验证时，对上述多个字线放电并重复上述存储块上的删除操作直至在上述存储块上执行的重复的删除操作次数少于第1次数。
20.如权利要求19所述的半导体存储装置，其特征在于，还具备：
连接至上述第1位线的读出放大器，
其中,上述控制器被设置用于在上述第1存储串和上述第2存储串的删除验证的期间两次为上述读出放大器产生使能信号。
21.如权利要求20所述的半导体存储装置，其特征在于，
上述控制器被设置用于对各存储串执行删除验证并在第1高速缓冲存储器中存储各存储串的删除验证的结果。
22.如权利要求21所述的半导体存储装置，其特征在于，
上述读出放大器包括逻辑电路，上述逻辑电路被设置用于判定存储串是否通过上述删除验证。
23.如权利要求22所述的半导体存储装置，其特征在于，
上述读出放大器包括用于存储上述逻辑电路的输出的第2高速缓冲存储器。
24.如权利要求23所述的半导体存储装置，其特征在于，还具备：
验证电路，上述验证电路包括第1寄存器和第2寄存器，上述第1寄存器能够保持指示各存储串的删除验证是否通过的第1数据，上述第2寄存器能够保持指示累计串删除验证是否通过的第2数据。
25.如权利要求24所述的半导体存储装置，其特征在于，还具备：
输出缓冲器，上述输出缓冲器基于来自外部的指令输出上述第1数据或上述第2数据。
26.如权利要求25所述的半导体存储装置，其特征在于，
上述控制器被设置用于基于第1信号对各存储串执行删除验证并基于第2信号对所有存储串执行累计串删除验证，上述第1信号不同于上述第2信号。
27.如权利要求19所述的半导体存储装置，其特征在于，
上述控制器被设置用于对各存储串执行删除验证并将针对各存储串的上述删除验证的结果存储在第1高速缓冲存储器中。
28.如权利要求27所述的半导体存储装置，其特征在于，
上述读出放大器包括逻辑电路，上述逻辑电路被设置用于判定存储串是否通过上述删除验证。
29.如权利要求19所述的半导体存储装置，其特征在于，
上述控制器被设置用于对所有存储串执行累计串删除验证，并且上述控制器被设置用于基于上述累计串删除验证的结果对所有存储串确定是否通过上述删除验证。
30.如权利要求19所述的半导体存储装置，其特征在于，
上述读出放大器包括逻辑电路，上述逻辑电路被设置用于判定存储串是否通过上述删除验证。
31.如权利要求30所述的半导体存储装置，其特征在于，
上述读出放大器包括用于存储上述逻辑电路的输出的第2高速缓冲存储器。
32.如权利要求19所述的半导体存储装置，其特征在于，还具备：
验证电路，上述验证电路包括第1寄存器和第2寄存器，上述第1寄存器能够保持指示各存储串的删除验证是否通过的第1数据，上述第2寄存器能够保持指示累计串删除验证是否通过的第2数据。
33.如权利要求32所述的半导体存储装置，其特征在于，还具备：
输出缓冲器，上述输出缓冲器基于来自外部的指令输出上述第1数据或上述第2数据。
34.一种存储系统，其特征在于，具备：
存储块，其具备多个存储串，上述多个存储串包括第1存储串和第2存储串；
第1位线，其连接至上述第1存储串的一个端部和上述第2存储串的一个端部；
多个字线，其连接至上述多个存储串；以及
控制器，其被设置用于控制上述存储块的删除操作，其中，上述删除操作包括：
在上述多个字线上施加第1删除电压；
选择上述第1存储串；
向上述多个字线施加删除验证电压并读取上述第1存储串的数据；以及
当上述第1存储串通过上述删除验证时，在未首先对上述多个字线放电的情况下选择上述第2存储串，或
当上述第1存储串未通过上述删除验证时，对上述多个字线放电并重复上述存储块上的删除操作直至在上述存储块上执行的重复的删除操作次数少于第1次数，
其中，上述控制器被进一步设置用于对所有存储串执行累计串删除验证，并且该控制器被设置用于基于上述累计串删除验证的结果对所有存储串判定是否通过上述删除验证。
35.如权利要求34所述的存储系统，其特征在于，还具备：
连接至上述第1位线的读出放大器，
其中,上述控制器被设置用于在上述第1存储串和上述第2存储串的删除验证的期间两次为上述读出放大器产生使能信号。
36.一种用于在半导体存储装置中执行删除操作的方法，其特征在于，上述半导体存储装置具备：
存储块，其包括多个存储串，上述多个存储串包括第1存储串和第2存储串；
第1位线，其连接至上述第1存储串的一个末端和上述第2存储串的一个末端；
多个字线，其连接至多个存储串；以及
控制器，其被设置用于控制上述存储块的上述删除操作，
上述方法包括：
通过上述控制器在上述多个字线上施加第1删除电压；
通过上述控制器选择上述第1存储串；
通过上述控制器向上述多个字线施加删除验证电压并读取上述第1存储串的数据；以及
当上述第1存储串通过上述删除验证时，在未首先对上述多个字线放电的情况下通过上述控制器选择上述第2存储串，或
当上述第1存储串未通过上述删除验证时，通过上述控制器对上述多个字线放电并通过上述控制器重复上述存储块上的删除操作直至在上述存储块上执行的重复的删除操作次数少于第1次数。
37.如权利要求36所述的方法，其特征在于，
上述半导体存储装置还具备连接至上述第1位线的读出放大器，该方法还包括：
通过上述控制器在上述第1存储串和上述第2存储串的删除验证的期间两次为上述读出放大器产生使能信号。
38.如权利要求37所述的方法，其特征在于，
通过上述控制器对各存储串执行上述删除验证，该方法还包括：
通过上述控制器将各存储串的删除验证的结果存储在第1高速缓冲存储器中。
39.如权利要求38所述的方法，其特征在于，
上述读出放大器具备逻辑电路，上述逻辑电路被设置用于判定存储串是否通过上述删除验证。
40.如权利要求39所述的方法，其特征在于，
上述读出放大器包括用于存储上述逻辑电路的输出的第2高速缓冲存储器。
41.如权利要求40所述的方法，其特征在于，
上述半导体存储装置还包括验证电路，上述验证电路包括第1寄存器和第2寄存器，上述第1寄存器能够保持指示各存储串的上述删除验证是否通过的第1数据，上述第2寄存器能够保持指示累计串删除验证是否通过的第2数据。
42.如权利要求41所述的方法，其特征在于，
上述半导体存储装置还包括输出缓冲器，上述输出缓冲器基于来自外部的指令输出上述第1数据或上述第2数据。
43.如权利要求42所述的方法，其特征在于，
通过上述控制器基于第1信号对各存储串执行删除验证并通过上述控制器基于第2信号对所有存储串执行累计串删除验证，上述第1信号不同于上述第2信号。
44.如权利要求36所述的方法，其特征在于，
通过上述控制器对各存储串执行上述删除验证，所述方法还包括：
通过上述控制器将各存储串的上述删除验证的结果存储在第1高速缓冲存储器中。
45.如权利要求44所述的方法，其特征在于，
上述读出放大器包括逻辑电路，上述逻辑电路被设置用于判定存储串是否通过上述删除验证。
46.如权利要求36所述的方法，其特征在于，所述方法还包括：
通过上述控制器对所有存储串执行累计串删除验证，以及
通过上述控制器基于上述累计串删除验证的结果对所有存储串判定是否通过上述删除验证。
47.如权利要求36所述的方法，其特征在于，
上述读出放大器包括逻辑电路，上述逻辑电路被设置用于判定存储串是否通过上述删除验证。
48.如权利要求47所述的方法，其特征在于，
上述读出放大器包括用于存储上述逻辑电路的输出的第2高速缓冲存储器。
49.如权利要求36所述的方法，其特征在于，
上述半导体存储装置还包括验证电路，上述验证电路包括第1寄存器和第2寄存器，上述第1寄存器能够保持指示各存储串的上述删除验证是否通过的第1数据，上述第2寄存器能够保持指示累计串删除验证是否通过的第2数据。
50.如权利要求49所述的方法，其特征在于，
上述半导体存储装置还包括输出缓冲器，上述输出缓冲器基于来自外部的指令输出上述第1数据或上述第2数据。
51.一种用于在存储系统中执行删除操作的方法，其特征在于，上述存储系统具备：
存储块，其包括多个存储串，上述多个存储串包括第1存储串和第2存储串；
第1位线，其连接至上述第1存储串的一个末端和上述第2存储串的一个末端；
多个字线，其连接至多个存储串；以及
控制器，其被设置用于控制上述存储块的上述删除操作，
上述方法包括：
通过上述控制器在上述多个字线上施加第1删除电压；
通过上述控制器选择上述第1存储串；
通过上述控制器向上述多个字线施加删除验证电压并读取上述第1存储串的数据；
当上述第1存储串通过上述删除验证时，在未首先对上述多个字线放电的情况下通过上述控制器选择上述第2存储串，或
当上述第1存储串未通过上述删除验证时，通过上述控制器对上述多个字线放电并通过上述控制器重复上述存储块上的删除操作直至在上述存储块上执行的重复的删除操作次数少于第1次数；
通过上述控制器对所有存储串执行累计串删除验证；以及
通过上述控制器基于上述累计串删除验证的结果对所有存储串判定是否通过上述删除验证。
52.如权利要求51所述的方法，其特征在于，
上述半导体存储装置还包括连接至上述第1位线的读出放大器，上述方法还包括：
通过上述控制器在上述第1存储串和上述第2存储串的删除验证的期间两次为上述读出放大器产生使能信号。
53.一种半导体存储装置，其特征在于，具备：
存储块，其包括多个存储串，上述多个存储串包括第1存储串和第2存储串；
第1位线，其连接至上述第1存储串的一个末端和上述第2存储串的一个末端；
多个字线，其连接至多个存储串；以及
控制器，其被设置用于控制上述存储块的删除操作，
其中，上述删除操作包括：
在上述多个字线上施加第1删除电压；
选择上述第1存储串；
向上述多个字线施加删除验证电压并读取上述第1存储串的数据；以及
在未将施加在上述多个字线上的电压变为零电压的情况下选择上述第2存储串。
54.如权利要求53所述的半导体存储装置，其特征在于，还具备
连接至上述第1位线的读出放大器，
其中，上述控制器被设置用于在上述第1存储串和上述第2存储串的删除验证的期间两次为上述读出放大器产生使能信号。
55.如权利要求54所述的半导体存储装置，其特征在于，
上述控制器被设置用于对各存储串执行删除验证并将针对各存储串的删除验证的结果存储在第1高速缓冲存储器中。
56.如权利要求55所述的半导体存储装置，其特征在于，
上述读出放大器包括逻辑电路，上述逻辑电路被设置用于判定存储串是否通过上述删除验证。
57.如权利要求56所述的半导体存储装置，其特征在于，
上述读出放大器包括用于存储上述逻辑电路的输出的第2高速缓冲存储器。
58.如权利要求53所述的半导体存储装置，其特征在于，
上述控制器被设置用于基于第1信号对各存储串执行删除验证并基于第2信号对所有存储串执行累计串删除验证，上述第1信号不同于上述第2信号。
59.如权利要求53所述的半导体存储装置，其特征在于，
上述控制器被设置用于对各存储串执行上述删除验证并将各存储串的上述删除验证的结果存储在第1高速缓冲存储器中。
60.如权利要求59所述的半导体存储装置，其特征在于，
上述读出放大器包括逻辑电路，上述逻辑电路被设置用于判定存储串是否通过上述删除验证。
61.如权利要求53所述的半导体存储装置，其特征在于，
上述控制器被设置用于对所有存储串执行累计串删除验证，并且该控制器被设置用于基于上述累计串删除验证结果对所有存储串确定是否通过上述删除验证。
62.如权利要求53所述的半导体存储装置，其特征在于，
上述读出放大器包括逻辑电路，上述逻辑电路被设置用于判定存储串是否通过上述删除验证。
63.如权利要求62所述的半导体存储装置，其特征在于，
上述读出放大器包括用于存储上述逻辑电路的输出的第2高速缓冲存储器。
64.如权利要求53所述的半导体存储装置，其特征在于，
上述删除操作包括施加删除电压的第1操作和施加删除验证电压的第2操作，
其中，在上述第2操作中上述删除验证电压保持恒定。