包括电压钳位电路的非易失性存储装置的制作方法

本申请要求于2016年12月2日向韩国知识产权局提交的申请号为10-2016-0163803的韩国专利申请的优先权，其整体内容通过引用合并于此。

技术领域

各种实施例涉及一种半导体技术，更具体地，涉及电压钳位电路和非易失性存储装置。

背景技术：

电子设备包括大量电子元件，而计算机系统包括大量包括半导体装置的电子元件。计算机系统可以包括存储装置。动态随机存取存储器(DRAM)广泛用作通用存储装置，因为DRAM具有下面的优点：快的数据输入/输出速度和随机存取。然而，DRAM包括具有电容器的存储单元，因为DRAM在电源切断时丢失所储存的数据，从而是易失性的。已经提出了快闪存储装置以克服DRAM的缺点。快闪存储装置包括具有浮栅的存储单元，因为快闪存储装置即使在电源切断时仍维持所储存的数据，从而是非易失性的。然而，快闪存储装置具有比DRAM相对更慢的数据输入/输出速度，且几乎不能支持随机存取。

近来，正研究和开发具有快的工作速度和非易失性的新一代存储装置。新一代存储装置的示例包括相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)、磁随机存取存储器(MRAM)和铁电随机存取存储器(FRAM)。新一代存储装置具有快的工作速度和非易失性的优点。特别地，PRAM包括具有硫族化物的存储单元，且通过改变存储单元的电阻值来储存数据。

技术实现要素：

在一个实施例中，可以提供一种非易失性存储装置。非易失性存储装置可以包括：存储单元，耦接到全局位线。非易失性存储装置可以包括：写入驱动器，被配置成提供漂移电流给全局位线。非易失性存储装置可以包括：电压钳位电路，被配置成将全局位线的电压电平限制到钳位电压。

在一个实施例中，可以提供一种非易失性存储装置。非易失性存储装置可以包括：多个存储单元，被配置成储存设置数据或复位数据。非易失性存储装置可以包括：写入驱动器，被配置成提供漂移电流给所述多个存储单元。非易失性存储装置可以包括：电压钳位电路，被配置成限制所述多个存储单元的电压电平，使得所述多个存储单元之中的储存设置数据的存储单元导通而储存复位数据的存储单元关断

在一个实施例中，可以提供一种非易失性存储装置。非易失性存储装置可以包括：存储单元，耦接到全局位线。非易失性存储装置可以包括：写入驱动器，被配置成根据操作模式而提供漂移电流和编程电流之一给全局位线。非易失性存储装置可以包括：电压钳位电路，被配置成根据操作模式而将全局位线的电压电平限制到第一钳位电压和第二钳位电压之一。

附图说明

图1是图示根据本公开的一个实施例的非易失性存储装置的示例表示的示图。

图2是图示图1中所示的开关元件的特性的示例表示的电流-电压图。

图3是图示存储单元的示例表示、因漂移现象导致的电阻改变和因漂移恢复操作导致的电阻改变的电阻分布图。

图4是图示根据本公开的一个实施例的非易失性存储装置的存储单元阵列的示例表示的示图。

图5是图示根据本公开的一个实施例的非易失性存储装置的示例表示的示图。

图6是图示根据本公开的一个实施例的第一钳位电压的电平和第二钳位电压的电平的示图。

图7是图示包括根据本公开的一个实施例的非易失性存储装置的存储卡系统的示例表示的示图。

图8是图示包括根据本公开的各种实施例的非易失性存储装置的电子设备的示例表示的框图。

图9是图示包括根据本公开的各种实施例的非易失性存储装置的数据储存设备的示例表示的框图。

图10是图示包括根据本公开的各种实施例的非易失性存储装置的电子系统的示例表示的框图。

具体实施方式

在下文中，将参照附图而通过各种实施例来在下面描述半导体装置。

图1是图示根据本公开的一个实施例的非易失性存储装置1的示例表示的示图。参见图1，非易失存储装置1可以包括能够储存数据的存储单元110。存储单元110可以包括可变电阻元件111和开关元件112。可变电阻元件111可以包括可变电阻材料且可以储存数据。例如，可变电阻元件111可以被编程和/或写入成高电阻态或低电阻态以储存数据。具有高电阻态的可变电阻元件111可以表示储存复位(reset)数据，而具有低电阻态的可变电阻元件111可以表示储存设置(set，置位)数据。开关元件112可以允许电流朝预定方向流动，例如二极管。开关元件112可以为双向阈值开关(OTS)。当流过双向阈值开关的电流大于阈值电流或双向阈值开关两端的电压差大于阈值电压时，双向阈值开关可以允许大量的电流流过双向阈值开关。

图2是图示图1中所示的开关元件112的特性的示例表示的电流-电压图。参见图2，图的横轴可以表示开关元件112两端的电压差，而图的纵轴可以表示流过开关元件112的电流的对数刻度量。当流过开关元件112的电流小于阈值电流值Ith或开关元件112两端的电压差小于设置阈值电压VthSET时，开关元件112可以保持关断。当开关元件112保持关断时，流过存储单元110的电流量可以非常小。当随着流过开关元件112的电流增加而流过开关元件112的电流变得大于阈值电流值Ith或开关元件112两端的电压差变得大于设置阈值电压VthSET时，开关元件112可以导通。当开关元件112导通时，无限量的电流可以流过存储单元110。当存储单元110具有低电阻态或储存设置数据SET时，开关元件112的阈值电压可以对应于设置阈值电压VthSET，以及当存储单元110具有高电阻态或储存复位数据RESET时，开关元件112的阈值电压可以对应于复位阈值电压VthRST。如之后所述，用于读取储存在存储单元110中的数据的读取参考电压VREAD可以具有在设置阈值电压VthSET的电平与复位阈值电压VthRST的电平之间的电平。

参见图1，存储单元110可以耦接到全局位线GBL。非易失性存储装置1可以包括写入驱动器120和电压钳位电路130。写入驱动器120可以提供漂移电流IDR给全局位线GBL。写入驱动器120可以通过全局位线GBL来给存储单元110提供漂移电流IDR。写入驱动器120可以在漂移恢复操作期间提供漂移电流IDR。写入驱动器120可以基于与漂移恢复操作相关的操作模式信号RDR来提供漂移电流IDR。在写入操作期间，写入驱动器120可以提供编程电流IPR给全局位线GBL和存储单元110。编程电流IPR可以为用于将存储单元110设置成具有高电阻态或低电阻态的电流，以及可以为用于将设置数据或复位数据储存至存储单元110中的电流。写入驱动器120可以产生用于储存设置数据的编程电流IPR，以及可以在写入操作期间基于设置信号SETS来提供编程电流IPR给全局位线GBL。写入驱动器120可以产生用于储存复位数据的编程电流IPR，以及可以在写入操作期间基于复位信号RESETS来提供编程电流IPR给全局位线GBL。

电压钳位电路130可以限制全局位线GBL的电压电平。电压钳位电路130可以通过限制全局位线GBL的电压电平来限制存储单元110的电压电平。电压钳位电路130可以将全局位线GBL的电压电平限制到钳位电压VCL的电平。钳位电压VCL的电平可以比读取参考电压VREAD高，以及可以比复位阈值电压VthRST低。

通过将全局位线GBL的电压电平限制到钳位电压VCL的电平，电压钳位电路130可以使具有低电阻态的存储单元或储存设置数据的存储单元导通，以及可以使具有高电阻态的存储单元或储存复位数据的存储单元不导通。相应地，当写入驱动器120提供漂移电流IDR给全局位线GBL时，可以不对具有高电阻态的存储单元或储存复位数据的存储单元执行漂移恢复操作。换言之，可以仅对具有低电阻态的存储单元或储存设置数据的存储单元执行漂移恢复操作。

非易失性存储装置1还可以包括列开关140、行开关150和读取感测放大器160。非易失性存储装置1可以具有层级位线结构和层级字线结构。存储单元110可以在其一端处耦接到位线BL。列开关140可以耦接在全局位线GBL与位线BL之间，以及可以基于列选择信号YS而将全局位线GBL耦接到位线BL。全局位线GBL可以通过多个列开关耦接到多个位线，以及在特定列开关导通时可以耦接到特定位线和与该特定位线耦接的存储单元。存储单元110可以在其另一端耦接到字线WL。行开关150可以耦接在字线WL与全局字线GWL之间，以及可以基于行选择信号XS来将全局字线GWL耦接到字线WL。全局字线GWL可以通过多个行开关耦接到多个字线，以及在特定行开关导通时可以耦接到特定字线和与该特定字线耦接的存储单元。全局字线GWL可以耦接到低电压VL的节点。低电压VL可以为接地电压或比接地电压低的负电压。例如，负电压可以为基极偏置电压(bulk bias voltage)或反向偏置电压(back bias voltage)。例如，在非易失性存储装置1的待机模式期间，可以提供接地电压作为低电压VL，而在非易失性存储装置1的激活模式期间，可以提供负电压作为低电压VL。

在读取操作期间，读取感测放大器160可以读取储存在存储单元110中的数据。读取感测放大器160可以耦接到全局位线GBL，以及可以通过全局位线GBL耦接到存储单元110。读取感测放大器160可以在读取操作期间提供读取参考电压VREAD给全局位线GBL。当读取参考电压VREAD被提供给存储单元110时，读取感测放大器160可以通过感测存储单元110的电压的值或流过存储单元110的电流的值来产生输出信号OUT。

参见图1，电压钳位电路130可以包括比较器131和驱动器132。比较器131可以接收钳位电压VCL，以及可以将全局位线GBL的电压电平与钳位电压VCL相比较。驱动器132可以基于比较器131的输出来改变全局位线GBL的电压电平。驱动器132可以包括晶体管T1。晶体管T1可以在其栅极处耦接到比较器131的输出节点，在其漏极处耦接到写入驱动器120以及在其源极处耦接到全局位线GBL。驱动器132可以将全局位线GBL维持成具有与钳位电压VCL实质上相同的电压电平。

图3是图示存储单元的示例表示、因漂移现象导致的电阻改变和因漂移恢复操作导致的电阻改变的电阻分布图。参见图1和图3，在通过写入驱动器120将设置数据和复位数据写入至存储单元110中时，存储单元110可以具有图中用实线所示的2个电阻分布。左边的实线可以表示设置数据SET或低电阻分布，而右边的实线可以表示复位数据RESET或高电阻分布。在此之后，随着时间的流逝，储存在存储单元110中的数据(即，存储单元110的电阻态)可以因漂移现象而改变。一般而言，漂移现象可以出现，使得电阻值增加。如图中用虚线所示，设置数据SET或低电阻分布和复位数据RESET或高电阻分布可以因漂移现象而向实线的右侧移动。在无漂移恢复操作的情况下，用于区分设置数据SET与复位数据RESET的感测裕度可以为图中所示的“A”。通过对储存设置数据SET和复位数据RESET的存储单元执行漂移恢复操作，已经因漂移现象而向实线的右侧移动的电阻分布可以恢复成向左侧移动。恢复的电阻分布可以变成正好在写入操作之后的电阻分布，如图中的实线所示。此时，用于区分设置数据SET和复位数据RESET的感测裕度可以为图中所示的“B”。由于感测裕度“B”类似于感测裕度“A”，因此即使通过漂移恢复操作可能也不存在延展感测裕度的效果。根据本公开的一个实施例，非易失性存储装置1可以选择性地仅对储存设置数据SET的存储单元执行漂移恢复操作。换言之，通过将全局位线GBL的电压电平限制到钳位电压VCL，非易失性存储装置1可以仅使储存设置数据SET的存储单元导通，以及可以选择性地仅对导通的存储单元执行漂移恢复操作。因此，设置数据SET的电阻分布可以向左侧移动，而复位数据RESET的电阻分布可以如虚线所示保持原样。此时，用于区分设置数据SET和复位数据RESET的感测裕度可以为图中所示的“C”。感测裕度“C”可以比感测裕度“A”和感测裕度“B”大得多，从而可以大大延展用于区分设置数据SET和复位数据RESET的感测裕度。

图4是图示根据本公开的一个实施例的非易失性存储装置的存储单元阵列400的示例表示的示图。虽然图4图示了存储单元阵列400包括在3个位线与3个字线的相交处的9个存储单元，但是存储单元阵列400可以包括更多的位线、字线和存储单元。第一存储单元MC11可以在一端处耦接到第一位线BL1，而在另一端处耦接到第一字线WL1。第二存储单元MC12可以在一端处耦接到第一位线BL1，而在另一端处耦接到第二字线WL2。第三存储单元MC13可以在一端处耦接到第一位线BL1，而在另一端处耦接到第三字线WL3。第四存储单元MC21可以在一端处耦接到第二位线BL2，而在另一端处耦接到第一字线WL1。第五存储单元MC22可以在一端处耦接到第二位线BL2，而在另一端处耦接到第二字线WL2。第六存储单元MC23可以在一端处耦接到第二位线BL2，而在另一端处耦接到第三字线WL3。第七存储单元MC31可以在一端处耦接到第三位线BL3，而在另一端处耦接到第一字线WL1。第八存储单元MC32可以在一端处耦接到第三位线BL3，而在另一端处耦接到第二字线WL2。第九存储单元MC33可以在一端处耦接到第三位线BL3，而在另一端处耦接到第三字线WL3。虽然未示出，但是第一位线BL1至第三位线BL3中的各个位线可以通过列开关140耦接到全局位线GBL，而第一字线WL1至第三字线WL3中的各个字线可以通过行开关150耦接到全局字线GWL。假定第一存储单元MC11具有低电阻态且储存设置数据SET，而第二存储单元MC12和第三存储单元M13中的各个存储单元具有高电阻态且储存复位数据RESET。在漂移恢复操作期间，例如，第一位线BL1可以通过列开关140耦接到全局位线GBL，而第一字线WL1至第三字线WL3中的各个字线可以通过行开关150耦接到全局字线GWL。对于漂移恢复操作，写入驱动器120可以提供漂移电流IDR给全局位线GBL。此时，当漂移电流IDR变得大于复位阈值电流时，第一存储单元至第三存储单元MC11、MC12和MC13全部可以导通，从而产生的漂移现象可以得到补偿。此时，根据本公开的一个实施例，电压钳位电路130可以将全局位线GBL的电压电平限制到钳位电压VCL。因此，第一存储单元MC11可以导通，而第二存储单元MC12和第三存储单元MC13可以关断，从而可以仅对第一存储单元MC11执行漂移恢复操作。

图5是图示根据本公开的一个实施例的非易失性存储装置5的示例表示的示图。参见图5，非易失性存储装置5可以包括存储单元510、写入驱动器520和电压钳位电路530。存储单元510可以包括可变电阻元件511和开关元件512。存储单元510可以在其一端处耦接到位线BL，而列开关540可以基于列选择信号YS而将全局位线GBL耦接到位线BL。存储单元510可以在其另一端处耦接到字线WL。行开关550可以基于行选择信号XS来将全局字线GWL耦接到字线WL。全局字线GWL可以耦接到低电压VL的节点。

写入驱动器520可以根据非易失性存储装置5的操作模式来将漂移电流IDR和编程电流IPR之一提供给全局位线GBL。写入驱动器520可以在漂移恢复操作期间提供漂移电流IDR给全局位线GBL。写入驱动器520可以基于漂移恢复信号RDR来提供漂移电流IDR。写入驱动器520可以在写入操作期间提供编程电流IPR给全局位线GBL。写入驱动器520可以基于设置信号SETS而提供编程电流IPR来用于将设置数据写入至存储单元510中。写入驱动器520可以基于复位信号RESETS而提供编程电流IPR来用于将复位数据写入至存储单元510中。

电压钳位电路530可以根据非易失性存储装置5的操作模式而将全局位线GBL的电压电平限制到第一钳位电压VCL1和第二钳位电压VCL2之一。在漂移恢复操作期间，电压钳位电路530可以将全局位线GBL的电压电平限制到第一钳位电压VCL1。在写入操作期间，电压钳位电路530可以将全局位线GBL的电压电平限制到第二钳位电压VCL2。

图6是图示根据本公开的一个实施例的第一钳位电压VCL1的电平和第二钳位电压VCL2的电平的示图。图6图示了储存设置数据SET的存储单元的电阻分布和储存复位数据RESET的存储单元的电阻分布。在储存设置数据SET的存储单元的电阻分布中，最小阈值电压可以为最小设置阈值电压VthSET_min，而最大阈值电压可以为最大设置阈值电压VthSET_max。设置阈值电压VthSET可以具有在最小设置阈值电压VthSET_min与最大设置阈值电压VthSET_max之间的中间值。在储存复位数据RESET的存储单元的电阻分布中，最小阈值电压可以为最小复位阈值电压VthRST_min，而最大阈值电压可以为最大复位阈值电压VthRST_max。复位阈值电压VthRST可以具有在最小复位阈值电压VthRST_min与最大复位阈值电压VthRST_max之间的中间值。读取参考电压VREAD可以具有在最大设置阈值电压VthSET_max与最小复位阈值电压VthRST_min之间的值。例如，读取参考电压VREAD可以具有设置阈值电压VthSET和复位阈值电压VthRST的平均值。第一钳位电压VCL1可以具有与参照图1和图2而描述的钳位电压VCL相同的电平。第一钳位电压VCL1可以具有比读取参考电压VREAD高的电平，以及可以具有比最小复位阈值电压VthRST_min低的电平。换言之，第一钳位电压VCL1可以具有在读取参考电压VREAD与最小复位阈值电压VthRST_min之间的值。第二钳位电压VCL2可以具有比第一钳位电压VCL1低的电平。例如，第二钳位电压VCL2可以具有比最小设置阈值电压VthSET_min低的电平。

参见图5，电压钳位电路530可以包括电压发生器533、比较器531和驱动器532。电压发生器533可以基于操作模式信号来将第一钳位电压VCL1和第二钳位电压VCL2之一输出到比较器531。操作模式信号可以包括漂移恢复信号RDR和写入信号WT。漂移恢复信号RDR可以在对非易失性存储装置5执行漂移恢复操作时产生，而写入信号WT可以在对非易失性存储装置5执行写入操作时产生。电压发生器533可以基于漂移恢复信号RDR来输出第一钳位电压VCL1到比较器531，以及基于写入信号WT来输出第二钳位电压VCL2到比较器531。

比较器531可以从电压发生器533接收第一钳位电压VCL1和第二钳位电压VCL2。比较器531可以将全局位线GBL的电压电平与电压发生器533的输出相比较。驱动器532可以基于比较器531的输出来改变全局位线GBL的电压电平。驱动器532可以将全局位线GBL维持成具有与第一钳位电压VCL1和第二钳位电压VCL2之一实质上相同的电压电平。驱动器532可以包括晶体管T2。晶体管T2可以在其栅极处耦接到比较器531的输出节点、在其漏极处耦接到写入驱动器520以及在其源极处耦接到全局位线GBL。

非易失性存储装置5还可以包括读取感测放大器560。读取感测放大器560可以在读取操作期间读取储存在存储单元510中的数据。读取感测放大器560可以耦接到全局位线GBL，以及可以通过全局位线GBL耦接到存储单元510。读取感测放大器560可以在读取操作期间提供读取参考电压VREAD给全局位线GBL。当读取参考电压VREAD被提供给存储单元510时，读取感测放大器560可以通过感测存储单元510的电压的值或流过存储单元510的电流的值来产生输出信号OUT。

电压钳位电路530可以在漂移恢复操作期间将全局位线GBL的电压电平限制到第一钳位电压VCL1，使得可以仅对储存设置数据SET的存储单元510执行漂移恢复操作。因此，非易失性存储装置5可以具有与参照图1而描述的非易失性存储装置1相同的效果。电压钳位电路530可以在写入操作期间将全局位线GBL的电压电平限制到第二钳位电压VCL2。参见图4，当由于选择了第一位线BL1和第一字线WL1而对第一存储单元MC11执行写入操作时，半选中的第二存储单元MC12和第三存储单元M13(因为第二字线WL2和第三字线WL3未被选中)的电压电平可以因由于干扰现象的截止泄漏而上升。当第二存储单元MC12和第三存储单元MC13中的至少一个具有低阈值电压(尤其是设置阈值电压VthSET)时，低阈值电压的存储单元可以首先导通，从而对第一存储单元MC11的写入操作可能失败。此外，储存在低阈值电压的存储单元中的数据可能丢失。为了防止全局位线GBL的电压电平的过度上升，电压钳位电路530可以将全局位线GBL的电压电平限制到第二钳位电压VCL2，由此改善了可能的干扰现象。虽然电压钳位电路530可以在写入操作的全部时间期间限制全局位线GBL的电压电平，但是在一个实施例中，电压钳位电路530可以在写入操作开始之后将全局位线GBL的电压电平限制预定时间。例如，预定时间可以为从写入操作开始时到存储单元510通过编程电流IPR导通时的时间段。当存储单元510导通时，电压钳位电路530可以不限制全局位线GBL的电压电平，由此提升了用于将编程电流IPR提供给安置在相对远离写入驱动器520处的存储单元的电流驱动能力。

图7是图示包括根据本公开的各种实施例的非易失性存储装置1和/或非易失性存储装置5的存储卡系统4100的示例表示的示意图。参见图7，存储卡系统4100可以包括控制器4110、存储器4120和接口部件4130。控制器4110和存储器4120可以被配置成交换命令和/或数据。例如，存储器4120可以用来储存由控制器4110执行的命令，和/或用户数据。

存储卡系统4100可以将数据储存至存储器4120中或者将数据从存储器4120输出到外部。存储器4120可以包括根据本公开的各种实施例的非易失性存储装置1和/或非易失性存储装置5。

接口部件4130可以被配置成从/给外部传送数据。存储卡系统4100可以为多媒体卡(MMC)、安全数字卡(SD)或便携式数据储存设备。

图8是图示包括根据本公开的各种实施例的非易失性存储装置1和/或非易失性存储装置5的电子设备4200的示例表示的框图。参见图8，电子设备4200可以包括处理器4210、存储器4220和输入及输出(输入/输出)器件4230。处理器4210、存储器4220和输入/输出器件4230可以通过总线4246彼此耦接。

存储器4220可以从处理器4210接收控制信号。存储器4220可以用来储存用于处理器4210的操作的代码和数据。存储器4220可以用来储存通过总线4246而被访问的数据。存储器4220可以包括根据本公开的各种实施例的非易失性存储装置1和/或非易失性存储装置5。可以提供额外的电路和控制信号来用于本公开的实施方式和修改。

电子设备4200可以包括在需要存储器4220的各种电子控制设备中。例如，电子设备4200可以用于个人数字助手(PDA)、膝上计算机、便携式计算机、网络平板、无线电话、便携式电话、数字音乐播放器、MP3播放器、导航仪、固态驱动(SSD)、家用设备或能够无线通信的任何设备。

参照图9和图10的描述将为电子设备4200的实施方式和修改的示例。

图9是图示包括根据本公开的各种实施例的非易失性存储装置1和/或非易失性存储装置5的数据储存设备的示例表示的框图。参见图9，可以提供例如固态驱动(SSD：4311)的数据储存设备。SSD 4311可以包括接口4313、控制器4315、非易失性存储器4318和缓冲存储器4319。

SSD 4311通过半导体器件储存数据。SSD 4311相对于硬盘驱动(HDD)具有优势，因为SSD 4311运行得更快，且易于小型化和轻量化，同时具有低的机械延迟或故障率、低发热和低噪声。SSD 4311可以广泛用于笔记本电脑、上网本、台式电脑、MP3播放器或便携式储存设备中。

控制器4315可以靠近接口4313安置，且可以电耦接到接口4313。控制器4315可以为包括存储器控制器和缓冲控制器的微处理器。非易失性存储器4318可以靠近控制器4315安置，且可以通过连接端子T电耦接到控制器4315。SSD 4311的数据储存容量可以对应于非易失性存储器4318的数据储存容量。缓冲存储器4319可以靠近控制器4315安置，且可以电耦接到控制器4315。

接口4313可以耦接到主机4302，且被配置成传送诸如数据的电信号。例如，接口4313可以遵从诸如串行高级技术附件(SATA)、集成驱动电路(IDE)、小型计算机系统接口(SCSI)和/或其组合的协议。非易失性存储器4318可以通过控制器4315耦接到接口4313。

非易失性存储器4318可以储存通过接口4313而提供的数据。非易失性存储器4318可以包括根据本公开的各种实施例的非易失性存储装置1和/或非易失性存储装置5。即使SSD 4311的电源切断，非易失性存储器4318仍可以维持储存的数据。

缓冲存储器4319可以包括易失性存储器。易失性存储器可以为动态随机存取存储器(DRAM)和/或静态RAM(SRAM)。缓冲存储器4319可以比非易失性存储器4318运行得更快。

接口4313可以比非易失性存储器4318更快地处理数据。缓冲存储器4319可以临时储存数据。通过接口4313提供的数据可以经由控制器4315而临时储存在缓冲存储器4319中，以及可以以非易失性存储器4318的数据储存速度来储存在非易失性存储器4318中。

在储存在非易失性存储器4318的数据之中，频繁被访问的数据可以提前从非易失性存储器4318读取并临时储存在缓冲存储器4319中。即，缓冲存储器4319可以用来增加SSD 4311的有效工作速度和降低SSD 4311的错误率。

图10是图示包括根据本公开的各种实施例的非易失性存储装置1和/或非易失性存储装置5的电子系统4400的示例表示的框图。参见图10，电子系统4400可以包括主体4410、微处理器单元4420、电源单元4430、功能单元4440和显示控制器单元4450。

主体4410可以为用印刷电路板(PCB)形成的母板。微处理器单元4420、电源单元4430、功能单元4440和显示控制器单元4450可以安装在主体4410上。显示单元4460可以安置在主体4410中或外部。例如，显示单元4460可以安置在主体4410的表面上并显示由显示控制器单元4450处理的图像。

电源单元4430可以从外部电池接收预定电压、将提供的电压分压成所需的各种电平的电压以及将分压电压提供给微处理器单元4420、功能单元4440、显示控制器单元4450等。微处理器单元4420可以从电源单元4430接收分压电压，以及可以控制功能单元4440和显示单元4460。功能单元4440可以执行电子系统4400的各种功能。例如，如果电子系统4400是蜂窝电话，则功能单元4440可以包括胜任蜂窝电话功能(诸如拨号、通过与外部设备4470的通信来输出图像给显示单元4460和输出声音给扬声器等)的各种元件，以及当相机安装在电子系统4400中时，功能单元4440可以用作相机图像处理器。

如果电子系统4400耦接到用于储存容量扩展的存储卡，则功能单元4440可以为存储卡控制器。功能单元4440可以通过有线或无线通信单元4480与外部设备4470交换信号。如果电子系统4400需要诸如通用串行总线(USB)储存设备的设备以用于功能扩展，则功能单元4440可以用作接口控制器。根据本公开的各种实施例的非易失性存储装置1和/或非易失性存储装置5可以应用于微处理器单元4420和功能单元4440中的一种或多种。

虽然以上已经描述了某些实施例，但是本领域技术人员将理解的是，所描述的实施例仅作为示例。相应地，非易失性存储装置不应当基于所描述的实施例来限制。相反，本文中描述的非易失性存储装置应当仅基于所附权利要求结合以上的描述和附图来限制。