本公开涉及静态随机存取存储器(SRAM)阵列的领域，并且更具体地涉及SRAM阵列中的写入复制路径，以使用小于SRAM阵列的最小操作电压的电源电压来跟踪写入操作的持续时间。
背景技术：
在静态随机存取存储器(SRAM)阵列中，使用写入复制路径来跟踪SRAM阵列中的实际写入时间的持续时间。这个跟踪用于生成用于在操作和访问SRAM阵列时使用的控制信号。期望这个持续时间跟踪尽可能一致和不变，以提供合适的SRAM性能。
这在其中器件操作电压小于SRAM阵列所需的操作电压的低电压应用中尤其重要。在这些情况下，传统的写入复制路径是不可操作的。因此，这种技术的进一步发展是必要的。
技术实现要素：
提供本“实用新型内容”以介绍下面在“具体实施方式”中进一步描述的概念的选择。本“实用新型内容”并非旨在标识所要求保护的主题的关键或基本特征，也不旨在用于帮助限制所要求保护的主题的范围。
本公开的目的是提供一种电子器件、SRAM单元和SRAM阵列，以至少部分地解决现有技术中存在的上述问题。
本文中公开了一种电子器件，其包括位线和互补位线、交叉耦合的第一反相器和第二反相器、耦合在互补位线与第一反相器之间的第一传输门、和耦合在位线与第二反相器之间的第二传输门。电子器件还包括交叉耦合的第三反相器和第四反相器、耦合在互补位线与第三反相器之间的第三传输门、和耦合在位线与第四反相器之间的第四传输门。第一、第二和第四反相器在电源节点与参考节点之间被供电，并且第三反相器在浮置节点与参考节点之间被供电。第一传输门和第三传输门并联耦合。
本文中还公开了一种SRAM单元，其包括第一PMOS晶体管，第一PMOS晶体管具有耦合到电源节点的源极、耦合到第一节点的漏极和耦合到第二节点的栅极。第一NMOS晶体管具有耦合到第一节点的漏极、耦合到参考节点的源极和耦合到第二节点的栅极。第二 PMOS晶体管具有耦合到电源节点的源极、耦合到第二节点的漏极和耦合到第一节点的栅极。第二NMOS晶体管具有耦合到第二节点的漏极、耦合到参考节点的源极和耦合到第一节点的栅极。第三PMOS 晶体管具有耦合到浮置节点的源极、耦合到第一节点的漏极和耦合到第二节点的栅极。第三NMOS晶体管具有耦合到第一节点的漏极、耦合到参考节点的源极和耦合到第二节点的栅极。第四PMOS晶体管具有耦合到电源节点的源极、耦合到第二节点的漏极和耦合到第一节点的栅极。第四NMOS晶体管具有耦合到第二节点的漏极、耦合到参考节点的源极和耦合到第一节点的栅极。
本文中还公开了一种SRAM阵列，其包括SRAM存储器单元的阵列，在SRAM存储器单元的阵列的外围具有虚设列。虚设列至少包括位线和互补位线、交叉耦合的第一反相器和第二反相器、耦合在互补位线与第一反相器之间的第一传输门、和耦合在位线与第二反相器之间的第二传输门。虚设列还包括交叉耦合的第三反相器和第四反相器、耦合在互补位线与第三反相器之间的第三传输门、和耦合在位线与第四反相器之间的第四传输门。第一、第二和第四反相器在电源节点与参考节点之间被供电，并且第三反相器在浮置节点与参考节点之间被供电。第一传输门和第三传输门并联耦合。第一、第二、第三和第四传输门根据字线信号被选择性地断开和闭合，使得当第一和第三传输门闭合以将第一和第三反相器的输出耦合到互补位线时，由于第三反相器在浮置节点与参考节点之间被供电，所以第一和第三传输门能够将第一和第三反相器的输出拉至低电位，从而使得第二和第四反相器的输入被充电至高电位。
在根据本公开的实施例中，能够使用小于SRAM阵列的最小操作电压的电源电压来跟踪写入操作的持续时间。
附图说明
图1是样本SRAM存储单元；
图2是操作中的图1的SRAM存储单元的时序图；
图3是包含本文中描述的技术和电路的虚设SRAM列；
图4是操作中的图3的SRAM列的时序图；
图5是包含本文中描述的技术和电路的另一虚设SRAM列；以及
图6示出了在SRAM阵列的外围周围使用的图3或图5的虚设列。
具体实施方式
参考附图进行本说明，附图中示出了示例实施例。然而，可以使用很多不同的实施例，并且因此描述不应当被解释为限于本文中阐述的实施例。相反，提供这些实施例，使得本公开将是彻底和完整的。相同的附图标记自始至终指代相同的元件。
现在参考图1描述SRAM单元写入1操作10。传输门PG1晶体管的源极耦合到BLB，其漏极耦合到互补存储节点blfi，并且其栅极耦合到字线WL。PMOS晶体管QP1的源极耦合到电源节点VDD，其漏极耦合到互补存储节点blfi，并且其栅极耦合到存储节点blti。 NMOS晶体管QN1的漏极耦合到互补存储节点blfi，其源极耦合到接地，并且其栅极耦合到存储节点blti。
传输门PG2晶体管的漏极耦合到位线BL，其源极耦合到存储节点blti，并且其栅极耦合到WL。PMOS晶体管QP2的源极耦合到VDD，其漏极耦合到存储节点blti，并且其栅极耦合到blfi。NMOS晶体管 QN2的漏极耦合到存储节点blti，其源极耦合到接地，并且其栅极耦合到互补存储节点blfi。位线BL耦合到VDD。
本领域技术人员将认识到，QP1和QN1形成第一反相器，第一反相器具有在QP1和QN1的栅极处的输入和在QP1和QN1的漏极处的输出。QP2和QN2形成第二反相器，第二反相器具有在QP2和 QN2的栅极处的输入和在QP2和QN2的漏极处的输出。这些反相器交叉耦合以形成锁存器。
现在另外参考图2所示的时序图来描述操作。最初，blfi为高电位，并且blti为低电位。这表示，最初，QP1导通，QN1关断，QP2 关断，QN2导通。
如图2所示，当写入1操作开始时，在时间t1，BLB被在存储器的输入输出(IO)逻辑内的写入驱动器拉至低电位。当字线WL被确立(assert)时，传输门PG1和PG2导通。这导致在时间t2，当WL 变为高电位时BLB将blfi拉至低电位，如图2所示。BL通过IO块中的写入电路被保持在VDD。本领域技术人员将理解IO块内的写入驱动器逻辑。类似地，在写入0的情况下，BL被拉至低电位，并且 BLB被保持在VDD。
Blfi变为低电位进而将QP2和QN2的栅极拉至低电位，从而导致QP2导通并且QN2关断。QP2导通并且QN2关断用于将存储节点 blti充电至高电位。Blti为高电位将QP1和QN2的栅极驱动至高电位，导致QP1关断并且QN1导通，从而进一步将blfi拉至低电位。
应当理解，当PG1最初导通时，它正在努力将blfi下拉以抗衡由 QP1提供的上拉或充电。这种“抗衡”或“对抗”在QP2和QN2切换所涉及的传播时间上持续。如果由PG1提供的下拉不足以克服由 QP1提供的上拉，则QP2和QN2将无法切换，并且SRAM阵列10 将无法有效地操作。
这是不利的情况。如上所述，这样的SRAM单元10可以在SRAM 阵列中的虚设写入列中使用。因此，SRAM阵列50(如图6所示) 中示出的是虚设写入SRAM列20或30，包括N个虚设SRAM单元，诸如虚设SRAM单元21或31、22或32、23或33，其被修改以允许传输门PG1和PG3被下拉以仅抗衡QP1。现在描述这个SRAM单元20。
SRAM单元20包括耦合到虚设互补虚设位线DBLB的虚设写入驱动器DWD。传输门PG1晶体管的源极耦合到DBLB，其漏极耦合到互补存储节点blbi1，并且其栅极耦合到虚设字线DWL。PMOS晶体管QP1的源极耦合到电源节点VDD，其漏极耦合到互补存储节点 blbi1，并且其栅极耦合到存储节点bli1。NMOS晶体管QN1的漏极耦合到互补存储节点blbi1，其源极耦合到接地，并且其栅极耦合到存储节点bli1。
传输门PG2晶体管的漏极耦合到虚设位线DBL，其源极耦合到存储节点bli1，并且其栅极耦合到WL。PMOS晶体管QP2的源极耦合到VDD，其漏极耦合到存储节点bli1，并且其栅极耦合到blbi1。 NMOS晶体管QN2的漏极耦合到存储节点bli1，其源极耦合到接地，并且其栅极耦合到互补存储节点blbi1。虚设位线DBL耦合到VDD。
QP1和QN1形成第一反相器，第一反相器具有在QP1和QN1的栅极处的输入bli1和在QP1和QN1的漏极处的输出blbi1。QP2和 QN2形成第二反相器，第二反相器具有在QP2和QN2的栅极处的输入bli1和在QP2和QN2的漏极处的输出blbi1。这些反相器交叉耦合以形成锁存器。
传输门PG3晶体管的源极耦合到DBLB，其漏极耦合到互补存储节点blbi2，并且其栅极耦合到虚设字线DWL。PMOS晶体管QP3的源极耦合到浮置节点FL，该浮置节点FL浮置并且既不耦合到VDD 也不耦合到接地，PMOS晶体管QP3的漏极耦合到互补存储节点 blbi2，并且其栅极耦合到存储节点bli2。NMOS晶体管QN3的漏极耦合到互补存储节点blbi2，其源极耦合到接地，并且其栅极耦合到存储节点bli2。
传输门PG4晶体管的漏极耦合到虚设位线DBL，其源极耦合到存储节点bli2，并且其栅极耦合到虚设字线DWL。PMOS晶体管QP4 的源极耦合到VDD，其漏极耦合到存储节点bli2，并且其栅极耦合到 blbi2。NMOS晶体管QN4的漏极耦合到存储节点bli2，其源极耦合到接地，并且其栅极耦合到互补存储节点blbi2。虚设位线DBL耦合到VDD。
传输门PG1和PG3并联耦合，与传输门PG2和PG4一样。这里，并联耦合表示PG1和PG3的源极耦合，与PG2和PG4的源极一样；同样，PG1和PG3的漏极耦合，与PG2和PG4的漏极一样；类似地， PG1和PG3的栅极耦合，与PG2和PG4的栅极一样。
QP3和QN3形成第三反相器，第三反相器具有在QP3和QN3的栅极处的输入bli2和在QP3和QN3的漏极处的输出blbi2。QP4和 QN4形成第四反相器，第四反相器具有在QP4和QN4的栅极处的输入bli2和在QP4和QN4的漏极处的输出blbi2。这些反相器交叉耦合以形成锁存器。
现在另外参考图4所示的时序图来描述操作。最初，例如，blbi1 为高电位，而bli1和bli2为低电位。这表示，最初，QP1弱导通， QN1关断，QP2关断，QN2导通。
当写入操作开始时，虚设写入驱动器DWD导通，这进而将DBLB 下拉。DWD的导通通常通过相同的信号来控制，该信号将写入驱动器导通，写入驱动器将实际IO中的BL或BLB中的任一个(取决于要写入的数据)拉至接地，这使得能够通过WL在实际存储器核心内部写入。导通DWD的方法之一也可以是通过DWL，如图3和图5 所示的。本领域技术人员将理解，可以有不同的方式来控制DWD，但是本公开不专注于DWD控制信号，而是通过增加PG的数目来使得虚设存储器单元可写入，以与锁存器的上拉抗衡。当DWL被确立时，传输门PG1、PG2、PG3和PG4导通。PG1和PG3由于并联耦合而一起下拉，以抗衡由QP1提供的上拉以及由QP3提供的弱上拉 (如果有的话)。因此，如图4所示，通过这种设计可以保证，当DWL 变为高电位时，由PG1和PG3将blbi1成功地拉至低电位。在DWL 返回到低电位之后，blbi1和blbi2返回到高电位，并且bli1和bli2返回到低电位。
在一些应用中，可能希望有三个传输门下拉以抗衡由QP1提供的上拉，并且因此虚设列30(如图5所示)可以具有两个SRAM单元 32和33，其中第一反相器(左侧反相器，如图所示)每个SRAM单元31具有源极保持浮置的PMOS，其中第一反相器的PMOS的源极耦合到VDD。在这样的样本中，每个第一反相器的传输门可以并联耦合，而每个第二反相器的传输门也可以并联耦合。
应当理解，在图5中，虽然示出了三个单元31-33的一个样本集合，但是应当理解，可以存在任何数目的这样的集合。
在图5所示的列30中，还存在传输门PG5晶体管，其源极耦合到DBLB，其漏极耦合到互补存储节点blbi3，并且其栅极耦合到虚设字线DWL。PMOS晶体管QP5的源极也耦合到浮置节点FL，浮置节点FL浮置并且既不耦合到VDD也不耦合到接地，PMOS晶体管QP5 的漏极耦合到互补存储节点blbi3，并且其栅极耦合到存储节点bli3。 NMOS晶体管QN5的漏极耦合到互补存储节点blbi3，其源极耦合到接地，并且其栅极耦合到存储节点bli3。
传输门PG6晶体管的漏极耦合到虚设位线DBL，其源极耦合到存储节点bli3，并且其栅极耦合到虚设字线DWL。PMOS晶体管QP6 的源极耦合到VDD，其漏极耦合到存储节点bli3，并且其栅极耦合到 blbi3。NMOS晶体管QN6的漏极耦合到存储节点bli3，其源极耦合到接地，并且其栅极耦合到互补存储节点blbi3。虚设位线DBL耦合到VDD。
另外，如图5所示，不是传输门PG1、PG3、PG5并联耦合，也不是传输门PG2、PG4和PG6并联耦合，blbi1、blbi2和blbi3可以在节点N1处耦合，而bli1、bli2和bli3可以在节点N2处耦合。虽然功能效果相同或相似，但是这是一种替代布局布置。
QP5和QN4形成第三反相器，第三反相器具有在QP5和QN4的栅极处的输入和在QP5和QN4的漏极处的输出。QP6和QN6形成第四反相器，第四反相器具有在QP6和QN6的栅极处的输入和在QP6 和QN6的漏极处的输出。这些反相器交叉耦合以形成锁存器。
在图5的电路30中，当虚设字线DWL被确立时，传输门PG5 和PG5也被导通。PG1、PG3和PG5由于并联耦合而一起下拉，以抗衡由QP1提供的上拉以及由QP3和QP5提供的弱上拉(如果有的话)。因此，通过这种设计可以保证，当DWL变为低电位时，由PG1、 PG3和PG5将blbi1成功地拉至低电位。
因此，可以理解，其第一反相器的PMOS的源极浮置的虚设 SRAM单元与其第一反相器的PMOS的源极耦合到VDD的虚设 SRAM单元之间可以存在任何比率，从而使得能够设置下拉的传输门与上拉的第一反相器PMOS之间的比率。
现在再次参考图3，blbi1变为低电位进而将QP2和QN2的栅极拉至低电位，从而导致QP2导通并且QN2关断。QP2导通并且QN2 关断用于将存储节点bli1充电至高电位。Bli1为高电位将QP1和QN1 的栅极驱动至高电位，导致QP1关断并且QN1导通，从而进一步将 blbi1拉至低电位。
类似地，blbi2被PG1和PG3拉至低电位，这进而将QP4和QN4 的栅极拉至低电位，从而导致QP4导通和QN4关断。QP4导通而QN4 关断用于将存储节点bli2充电至高电位。Bli2为高电位将QP3和QN3 的栅极驱动至高电位，导致QP3关断并且QN3导通，从而进一步将 blbi2拉至低电位。
SRAM单元20可以用于生成用于SRAM阵列的复位(Reset)信号。为此，复位NMOS晶体管R的源极可以耦合到接地，其漏极可以耦合到存储节点bli(在图4的时序图中被示出为虚设单元内部节点)，并且其栅极可以耦合到虚设字线DWL的反相。当虚设字线DWL 被确立时，如图4所示，NMOS晶体管R截止，并且bli被反相并且作为复位信号被输出。
当虚设写入DWL复位时，如图4所示，DBLB返回到逻辑高电平，并且DBL保持高电位，并且传输门PG1、PG2、PG3、PG4断开，从而将新值存储在blbi和bli上。
受益于以上描述和相关附图中呈现的教导，本领域技术人员将会想到很多修改和其他实施例。因此，应当理解，各种修改和实施例旨在被包括在所附权利要求的范围内。