SRAM读取延时控制电路及SRAM的制作方法

本发明涉及sram存储器技术领域，尤其涉及一种sram读取延时控制电路及sram。

背景技术：

最常见的sram存储单元为6t单元,其电路结构如图1所示。当节点n1电压为高(电源电压vdd)而节点n0电压为低(地电压vss)，sram6t单元中存储的值称为逻辑1；反之为逻辑0。当需要读取sram6t单元中存储的数据时,假设当前存储的值为1，相应的操作为:(1)将bl和blb充电为高电压(一般等于电源电压vdd)；(2)将字线(wordline,wl)充电为高电压(一般等于电源电压vdd)，将mpg1和mpg0开启；(3)由于节点n1电压为高而节点n0电压为低，bl会维持高电压不变，而blb会被拉低；(4)当bl和blb间的电压差dv达到一定程度，启动外部的sram感应放大器，放大压差并输出结果。

sram6t单元的读操作波形图如图2所示，其中sae为sram感应放大器的使能信号，dv为当感应放大器启动时bl和blb的电压差，dv越大，感应放大器放大成功的概率就越高，反之越低，若dv过小，在生产工艺偏差的情况下，会出现放大错误，即读取失败，如图3所示。因此，sram在设计时，dv不能过小。一般情况下，sram设计的读取余量(readmargin)指的即是dv。

而随着集成电路工艺的发展，电路线宽越来越小，速度越来越快，由此带来的负面效应就是电路功耗的急剧增加。为降低功耗，sram电路普遍采用了dualrail的设计，即为sram电路提供两个电压，两个电压可以根据具体应用灵活调整以达到速度、功耗、良率上的最佳折中。图4为dualrailsram较常采用的一种电路形式，sram电路划分为两个不同的电压域，第一电压域的电源电压记为vddp，第二电压域的电源电压记为vddc，其中控制电路(control)、感应放大器(senseamplifier)、输入输出电路(io)处于vddp电压域；而字线驱动电路(wordlinedriver)和存储阵列(memoryarray)处于vddc电压域，处于不同电压域的两部分电路相互配合。

在实现本发明的过程中，发明人发现：当vddp高于vddc时，如果二者电压差异过大，会导致sram的读取余量(readmargin)的损失过大，进而造成芯片良率的降低。

技术实现要素：

为解决上述问题，本发明提供一种sram读取延时控制电路及sram，能够在感应放大器所在电压域的电源电压高于存储阵列所在电压域的电源电压时，增大sram的读取余量，提高sram的芯片良率。

第一方面，本发明提供一种sram读取延时控制电路，所述sram包括第一电压域和第二电压域，感应放大器和输入输出电路处于第一电压域，字线驱动电路和存储阵列处于第二电压域，第一电压域的电源电压高于第二电压域的电源电压，包括：延时模块、电源开关模块以及开关控制模块，其中，

所述延时模块，通过所述电源开关模块连接至第一电压域电源，用于产生读取延时时间；

所述电源开关模块，受所述开关控制模块的控制，用于调节所述延时模块的供电端电压，以调节所述延时模块产生的读取延时时间；

所述开关控制模块，用于调节所述电源开关模块的驱动能力。

可选地，所述电源开关模块包括第一pmos晶体管，所述第一pmos晶体管的漏端连接至第一电压域电源，源端连接至所述延时模块的供电端，栅端连接至所述开关控制模块的输出端。

可选地，所述开关控制模块包括：第二pmos晶体管及第一nnos晶体管，其中，

所述第二pmos晶体管的漏端连接至第一电压域电源，栅端连接至第二电压域电源；

所述第一nmos晶体管的漏端接地，栅端连接至第一电压域电源；

所述第二pmos晶体管的源端与所述第一nmos晶体管的源端连接，作为输出端共同连接至所述第一pmos晶体管的栅端。

可选地，所述延时模块，由依次串联的多个反相器组成，所述多个反相器的供电端构成所述延时模块的供电端。

第二方面，本发明提供一种sram，所述sram包括第一电压域和第二电压域，感应放大器和输入输出电路处于第一电压域，字线驱动电路和存储阵列处于第二电压域，第一电压域的电源电压高于第二电压域的电源电压，所述sram还包括上述sram读取延时控制电路。

本发明提供的sram读取延时控制电路及sram，包括延时模块、电源开关模块以及开关控制模块，其中，所述延时模块，通过所述电源开关模块连接至第一电压域电源，用于产生读取延时时间；所述电源开关模块，受所述开关控制模块的控制，用于调节所述延时模块的供电端电压，以调节所述延时模块产生的读取延时时间；所述开关控制模块，用于调节所述电源开关模块的驱动能力。当第一电压域电源电压vddp大于第二电压域电源电压vddc时，通过降低延时模块的供电端电压，使得sram感应放大器的开启时间延后，△t增大，从而增大sram的读取余量，提高sram的芯片良率。

附图说明

图1为sram6t单元的电路结构示意图；

图2为sram6t单元的读操作波形图；

图3为sram6t单元读取失败时的波形图；

图4为dualrailsram的电压域划分示意图；

图5为本发明的sram读取延时控制电路的结构框图；

图6为本发明的sram读取延时控制电路的一个实施例的电路结构示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

参考图2和图3，可以发现，在sram单元的下拉能力固定的前提下，sram设计的读取余量(readmargin)的大小和读取延时时间△t(即wl上升到sae上升的时间差)相关，△t越大，则readmargin越大，反之，△t越小，则readmargin越小。因此，可以通过调节读取延时时间△t进而改善读取余量(readmargin)。

基于图4所示的dualrailsram，dualrailsram包括第一电压域和第二电压域，第一电压域电源电压记为vddp，第二电压域电源电压记为vddc，感应放大器和输入输出电路处于第一电压域，字线驱动电路和存储阵列处于第二电压域，第一电压域的电源电压vddp高于第二电压域的电源电压vddc。

本发明实施例提供一种sram读取延时控制电路，如图5所示，包括延时模块51、电源开关模块52以及开关控制模块53，其中，

延时模块51，通过电源开关模块52连接至第一电压域电源vddp，用于产生调节读取延时时间△t；

电源开关模块52，受开关控制模块53的控制，用于调节延时模块51的供电端电压，以调节延时模块51产生的读取延时时间△t；

开关控制模块53，用于调节电源开关模块52的驱动能力。

本发明实施例提供的sram读取延时控制电路，通过调节延时模块的供电端电压，进而调节延时模块产生的读取延时时间△t，当vddp大于vddc时，通过降低延时模块的供电端电压，使得sram感应放大器的开启时间延后，△t增大，从而增大sram的读取余量，提高sram的芯片良率。

可选地，本发明的sram读取延时控制电路的一个具体实施例如图6所示。图6中，电源开关模块52包括pmos晶体管mp1，mp1的漏端连接至第一电压域电源vddp，源端连接至延时模块51的供电端，栅端连接至开关控制模块53的输出端，输入控制信号vg。开关控制模块53包括pmos晶体管mp2及nmos晶体管mn1，其中，mp2的漏端连接至第一电压域电源vddp，mp2的栅端连接至第二电压域电源vddc，mn1的漏端接地vss，mn1的栅端连接至第一电压域电源vddp，mp2的源端和mn1的源端连接，作为输出端，输出控制信号vg。延时模块51由依次串联的多个反相器组成，形成一个saedelaychain，多个反相器的供电端构成延时模块51的供电端。

分析图6所示电路，当vddc>＝vddp时，mp2截断，mn1开启，vg电压等于地(ground)电压vss，mp1开启，vddp为saedelaychain供电；若vddc<vddp，mp2不能够完全截断，而是处于弱开启的状态，从而导致vg电压的抬升，vddp和vddc的压差越大，即vddp-vddc越大，则vg电压抬升越高，vg电压的抬升进而造成mp1驱动能力的减弱，即saedelaychain的电源供给变弱，从而导致saedelaychain生成的读取延时时间△t变长。而△t变长能够推迟感应放大器的启动时间，从而增大了sram的读取余量readmargin。

本发明实施例还提供一种sram，所述sram包括上述sram读取延时控制电路。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。