]和IDQ2[1:0]之间的偏差。在下文中，将对偏差的调整进行说明。该说明是在偏差小于1个基准CLK周期的假设下进行的。然而，该技术不限于这种情况。由于用在偏差大于1个基准CLK周期的情况下的延时扩展电路是已知的，因此，将省略关于这种情况的说明。
[0037]图2A和图2B是说明偏差调整操作的图。图2A说明在延时扩展电路中对于3比特数据的三个信号而言通用的偏差的调整操作。图2B说明3比特数据的三个信号的各自偏差的调整操作。
[0038]如图2A所示，从并行/串行转换电路21A-21C输出的3比特数据DQ0、DQ1和DQ2的三个信号分别具有相对于基准CLK的偏差。在训练模式下预先测量3比特数据的三个信号之间通用的延迟。在下文中，将3比特数据的三个信号之间通用的延迟称为“通用延迟”或者“比特之间的通用延迟”。当3比特数据DQ0、DQ1和DQ2的三个信号被偏移了通用延迟时，基准CLK的上升沿位于偏移后的DQO、DQ1和DQ2的三个沿的最前沿与最后沿之间的范围的中心处。控制信号生成电路12存储该通用延迟。所存储的通用延迟被用作延时调整信号，用于调整三个3比特数据信号之间通用的延迟。所存储的通用延迟还被用作第一相位调整信号，该第一相位调整信号被提供给FF23A-23C且用于时钟的相位调整。
[0039]然而，在执行图2A中所示的偏差调整之后，偏移后的DQO、DQ1和DQ2相对于基准CLK的偏差仍然存在。在下文中，在调整通用延迟之后，将相对于基准CLK的剩余偏差称为“个体比特偏差”或者“用于比特的个体偏差”。因此，如图2B所示，在训练模式下进一步测量DQ0、DQ1和DQ2相对于基准CLK的个体比特延迟，该个体比特延迟对应于个体比特偏差。当DQO、DQ1和DQ2分别偏移了个体比特延迟时，DQO、DQ1和DQ2的上升沿与基准CLK的上升沿一致。控制信号生成电路12将个体比特延迟存储为第二相位调整信号。
[0040]在训练模式下，通过扫描(sweep)相移值来获得最佳的延时调整信号、最佳的第一相位调整信号和最佳的第二相位调整信号，该相移值是延时调整信号、第一相位调整信号和第二相位调整信号的组合。所获得的最佳的延时调整信号、最佳的第一相位调整信号和最佳的第二相位调整信号被存储到控制信号生成电路12所附带的寄存器中作为延时调整信号、第一相位调整信号和第二相位调整信号。
[0041]在正常操作下，延时扩展电路22A-22C根据来自控制信号生成电路12的延时调整信号延迟DQO、DQ1和DQ2。DLL_A 13根据第一相位调整信号延迟高速CLK。锁存电路23A-23C与高速CLK (其相位根据第一相位调整信号被调整)同步地锁存DQ0、DQ1和DQ2 (其延时被调整)。DLL_Z 24A-24C根据第二相位调整信号分别延迟来自锁存电路23A-23C的输出以生成三个1比特串行数据的信号(其相位彼此一致)，并将三个1比特串行数据的信号输出到输出缓冲器25A-25C。
[0042]如上所述，在正常操作下，控制信号生成电路12将所存储的延时调整信号、所存储的第一相位调整信号和所存储的第二相位调整信号输出到相关部分，并将3比特数据DQ0-DQ3 (它们之间的偏差被减小)的信号输出。
[0043]图3是示出具有PLL 1和DLL_A 13的针对每个比特的比特片电路20的电路构成的图。
[0044]图4示出比特片电路20的操作的时间图。
[0045]图3和图4示出其中传输时钟和基准CLK(X1CLK)为1.066GHz，而高速CLK(X2CLK)为2.133GHz的情况。因此，输出信号以1.066GHz的DDR被输出，而输出信号以2.133GHz的时钟周期变化。
[0046]在图3的比特片电路20中的锁存电路(FF:触发器)31-34和选择电路(选择器)35形成延时扩展电路22。在图3中，省略了对并行/串行转换电路的说明。此外，将输入数据D0和D1输入为2比特并行数据。
[0047]如图3 和图 4 所示，PLL 1 生成 X1CLK(1.066GHz)和 X2CLK(2.133GHz)。在图 3 和图4中，X2CLK(高速CLK)也被表示为ACLK(2.133GHz)，而ACLK的反相信号被表示为/ACLK。DLL包括执行3比特的数据信号之间通用的相位调整的DLL_A 13，以及执行单个1比特数据的相位调整的DLL_Z 24。
[0048]如图4所示，在并行/串行转换电路中，将2比特并行数据的输入数据D0和D1转换为串行数据IN，其在图3中未示出。
[0049]串行数据IN通过四个FF 31-34与ACLK和/ACLK同步锁存，ACLK和/ACLK是X2CLK的正相时钟和负相时钟。如图3所示，FF 31-34串联/并联连接。FF 31-34的输出分别表示为n0、nl、n2和n3。如图4所示，n0_n3是被依次偏移了 X2CLK的半个周期的信号。
[0050]通过使用对于三个3比特的数据信号通用的DLL_A 13，X2CLK被偏移了 45度到225度并输出为相位调整后的时钟BCLK。将相移的值表示为X1CLK中的相位。例如，根据该表示，将上述偏移值表示为基于基准CLK的45度到225度。
[0051]上述延时控制信号是S0和S1的2比特信号。选择电路35根据S0和S1选择并输出n0-n3中的一个。FF 23与上述BCLK同步地锁存来自选择电路35的输出。
[0052]在X2CLK被偏移的范围是在基于基准CLK45度到135度的情况下，当选择电路35选择n0时FF 23锁存n0，而当选择电路35选择n2时FF 23锁存n2。在X2CLK被偏移的范围是在基于基准CLK135度到225度的情况下，当选择电路35选择nl时FF 23锁存nl，而当选择电路35选择n3时FF 23锁存n3。
[0053]此外，DLL_Z 24将来自FF 23的输出偏移了基于X1CLK0度到90度的范围。换言之，DLL_Z 24A-24C调整3比特数据输出的相位以使彼此一致，该3比特数据输出是来自输出缓冲器25A-25C的输出。
[0054]如上所述，通过上述操作，在宽范围内调整相位，并调整多个比特的信号之间的偏差。然而，上述电路存在以下问题。
[0055](1)由于2.133GHz的控制时钟(高速时钟)用于获得以2.133GHz的时钟周期变化的输出，因此，使用了高速操作电路。
[0056](2)由于纠偏单元(比特片电路)通过高速时钟操作，因此，纠偏单元(比特片电路)具有相对小的电路操作裕度和相对大的功率消耗。
[0057](3)在上述输出电路中，如图1所示，由于DLL_Z 24A-24C设置在比特片电路20A-20C的末级处，因此，可能容易出现DLL_Z 24A-24C的上升/下降沿之间的差异。此外，比特片电路20A-20C的电路面积变大。
[0058]在下述的实施例中，将公开功率消耗得以减小并且电路操作裕度得以增大的输出电路。
[0059]根据第一实施例的输出电路是如下输出电路:其包括Μ比特的输出块，在每个输出块中将Ν比特并行数据转换为1比特串行数据，并且该输出电路将Μ比特的输出数据信号之间的偏差调整为零。根据实施例的输出电路具有以下构造以解决上述问题。
[0060](1)为了降低功率消耗并在纠偏单元中获得足够的电路操作裕度，将具有与传输时钟相同频率的基准时钟X1CLK用作控制时钟。换言之，没有使用频率是传输时钟频率两倍的高速时钟X2CLK。
[0061](2)为了实现上述(1)项，新颖地使用以X1CLK操作的延时扩展电路和相位调整电路(“双时钟触发器电路(2CLK-FF) ”)。
[0062](3)用于各个比特的01^_2没有分别设置在比特片电路处，而是设置为在源自DLL_A(DLL_A对于多个比特而言是通用的)的时钟路径上彼此相邻。
[0063]在下文中，将对实现上述多个项的第一实施例的输出电路进行描述。
[0064]图5是示出第一实施例的输出电路的末级构造的图，其中，在Μ比特(这里，Μ =3)输出块的每个输出块中将2比特并行数据转换为1比特串行数据。
[0065]第一实施例的输出电路包括:PLL 41、控制信号生成电路42、DLL_A 43、三个DLL_Z 44A-44C、三个比特片电路50A-50C以及输出缓冲器54A-54C。
[0066]PLL 41生成具有与传输时钟相同频率的基准时钟X1CLK (基准CLK)。控制信号生成电路42由基准CLK生成延时调整信号和相位调整信号。DLL_A 43将X1CLK延迟一通用延迟。DLL_Z 44A-44C通过各个比特的个体偏差来分别调整从DLL_A 43输出的时钟，其被调整了通用延迟。
[0067]比特片电路50A-50C包括:延时扩展电路51A-51C、双时钟触发器电路(2CLK-FF) 52A-52C 和反相器 53A-53C。
[0068]如上所述，在第一实施例的输出电路中，在并行/串行转换之前执行延时扩展的操作，并将2CLK-FF 52A-52C用作在比特片电路50A-50C的末级处的FF。如后文所述，2CLK-FF与具有不同相位的两种CLK同步地锁存两个数据输入，并将锁存后的数据输出为串行数据。换言之，2CLK-FF执行并行/串行转换以将2比特并行数据转换为1比特串行数据。此外，通过使用DLL_A 43和DLL_Z 44A-44C扫描输入到2CLK-FF 52A-52C的时钟来执行相位调整，并且通过将调整后的时钟输入到2CLK-FF 52A-52C来执行相位控制。因此，2CLK-FF 52A-52C执行并行/串行转换以及用于调整比特中的个体偏差的相位调整。
[0069]还通过X1CLK和反相X1CLK