半导体存储器装置的制造方法
【专利说明】半导体存储器装置
[0001]相关申请的交叉引用
[0002]本申请基于2013年3月22日提交的美国临时申请N0.61/804，548，和2013年8月29日提交的美国专利申请N0.14/014，183，并要求美国临时申请N0.61/804，548和美国专利申请N0.14/014，183的优先权，其全部内容通过引用并入本文。
技术领域
[0003]本发明的实施例涉及半导体存储装置。
【背景技术】
[0004]在诸如SDRAM的半导体存储器件中，通过例如连同激活命令输入行地址，以及连同读取命令/写入命令输入列地址来实施访问。然而，最近几年，地址的长度(位数)已经随着半导体存储器器件的存储容量的增加而增加。
【附图说明】
[0005]图1是根据第一实施例的MRAM的框图；
[0006]图2是存储器单元阵列和冗余区域的电路图；
[0007]图3是熔断器盒和冗余判断电路的电路图；
[0008]图4是MTJ元件的截面图；
[0009]图5是示出MRAM操作的时序图；
[0010]图6是示出根据第二实施例的MRAM操作的时序图；以及
[0011]图7是熔断器盒和冗余判断电路的电路图。
【具体实施方式】
[0012]通常，根据一个实施例，提供半导体存储器装置，其包括:
[0013]包括存储器单元的存储器单元阵列；
[0014]冗余区域，其包括用于存储器单元阵列中的故障单元的冗余单元；
[0015]连接到存储器单元阵列的第一字线；
[0016]连接到冗余区域的第二字线；
[0017]第一行解码器，其被配置成基于行地址执行从第一字线中选择；
[0018]判断电路，其被配置成基于包括在行地址中的冗余地址，来确定是否需要采用冗余区域的替代操作；以及
[0019]第二行解码器，其被配置成基于通过判断电路的确定结果执行从第二字线中选择；
[0020]其中行地址包括以分时方法按顺序输入的第一行地址和第二行地址；
[0021]第一行地址包括所有的冗余地址。
[0022]以下将采用参考附图来描述本发明的实施例。在以下描述中，通过相同的参考数字指示具有相同功能和配置的部件，并且仅当需要的时候提供重复描述。
[0023]以下将采取MRAM(磁性随机存取存储器)作为半导体存储器装置的示例来描述实施例。
[0024][第一实施例]
[0025][1.MRAM 的配置]
[0026][1-1.MRAM 的基本配置]
[0027]图1是根据第一实施例的MRAM 10的框图。MRAM 10包括存储器单元阵列11，冗余区域12，用作为读取电路的读出放大器(S/A) 13，用作为写入电路的写入驱动器(W/D)14，ECC (错误检查和修正)电路15，分页缓冲器(P/B) 16，输入/输出电路17，标准行解码器18，冗余行解码器19，用作为故障地址存储器单元的熔断器盒20，冗余判断电路21，控制器22，行地址缓冲器23，列地址缓冲器24和地址接收器25。
[0028]存储器单元阵列11包括被布置在矩阵中的多个存储器单元。存储器单元阵列11包括被放置于其中的多个字线(标准字线)NWL〈0:m>，多个位线和多个源线。将一个字线NWL，以及一对位线和源线连接到一个存储器单元。
[0029]提供冗余区域12以便修复发生在存储器单元阵列11中的故障存储器单元。冗余区域12具有比存储器单元阵列11更小的存储容量，但是具有与存储器单元阵列11的配置相同的配置。即冗余区域12包括被布置在矩阵中的多个冗余单元。冗余单元中的每个冗余单元具有与存储器单元的配置相同的配置。冗余区域12包括被布置在其中的多个字线(冗余字线)RWL〈0:n>，以及被布置在其中并且与其存储器单元阵列11共用的多个位线和源线。将一个字线RWL，以及一对位线和源线连接到一个冗余单元。以一行(连接到一个字线RWL的一组存储器单元)或多行作为单位采用存储器单元阵列11来替代冗余区域12。
[0030]地址接收器25从外部电路接收地址ADD，时钟CLK和芯片选择信号CS。地址ADD包括行地址RA和列地址CA。将地址ADD和芯片选择信号CS发送到控制器22。将行地址RA发送到行地址缓冲器23。将列地址CA发送到列地址缓冲器24。
[0031 ] 列地址缓冲器24从地址接收器25接收列地址CA。列地址缓冲器24发送列地址CA到读出放大器13，写入驱动器14，分页缓冲器16和输入/输出电路17。
[0032]行地址缓冲器23从地址接收器25接收行地址RA。行地址缓冲器23发送行地址RA<0: a>到标准行解码器18，并发送冗余行地址RA〈x: y>到冗余判断电路21。冗余行地址RA<x:y>包括行地址RA〈0:a>的一部分。
[0033]将标准行解码器18连接到被放置于存储器单元阵列11的多个字线NWL〈0:m>中。标准行解码器18基于行地址RA〈0:a>选择多个字线NWL〈0:m>中的任意一个。
[0034]将冗余行解码器19连接到被放置于冗余区域12中的多个字线RWL〈0:n>。冗余行解码器19基于从冗余判断电路21发出的信号ΗΙΤ〈0:η>选择多个字线RWL〈0:n>中的任意一个。
[0035]熔断器盒20存储用于识别被连接到发生在存储器单元阵列11中的故障存储器单元的字线的地址(故障地址)。熔断器盒20包括被配置为存储故障地址的多个熔断器元件。熔断器盒20的具体配置将在下面描述。
[0036]冗余判断电路21将冗余行地址RA〈x:y>与存储在熔断器盒20中的故障地址进行比较，从而产生信号ΗΙΤ〈0:η>和信号HITSUMB作为比较结果。将信号ΗΙΤ〈0:η>发送到冗余判断电路21。将信号HITSUMB发送到标准行解码器18。冗余判断电路21的具体配置将在下面描述。
[0037]将读出放大器13连接到多个位线。例如在电压检测方案的情况下，读出放大器13经由对应的位线BL将被施加到所选存储器单元的单元电压与参考电压进行比较，从而检测并且放大所选存储器单元中的数据。将写入驱动器14连接到多个位线和多个源线。写入驱动器14经由适合的位线和源线将数据写入所选存储器单元。
[0038]分页缓冲器16保持从输入/输出电路17发送的写入数据，和从读出放大器13发送的读出数据。
[0039]将输入/输出电路17连接到外部电路，以便执行向外部电路输出数据和从外部电路接收数据的过程。输入/输出电路17将从外部电路接收的输入数据作为写入数据发送到分页缓冲器。输入/输出电路17将从分页缓冲器16接收的读取数据作为输出数据发送到外部电路。
[0040]控制器22整体地控制MRAM 10的操作。控制器22从外部电路接收时钟CLK。控制器22向读出放大器13，写入驱动器14，分页缓冲器16和输入/输出电路17提供各种控制信号以便控制这些电路的操作。
[0041][1-2.存储器单元阵列和冗余区域的配置]
[0042]现在将描述存储器单元阵列11和冗余区域12的配置。图2是存储器单元阵列11和冗余区域12的电路图。存储器单元阵列11包括被布置在矩阵中的多个存储器单元MC。存储器单元阵列11包括多个字线NWL〈0:m>，多个位线BL〈0:1>和多个源线SL〈0:1>。将存储器单元MC连接到一个字线NWL，以及一对位线BL和源线SL。
[0043]存储器单元MC包括磁阻效应元件(MTJ (磁性隧道结(Magnetic TunnelJunct1n)元件)30和选择晶体管31。选择晶体管31包括例如N沟道M0SFET。将MTJ元件30的一端连接到对应的位线BL。将MTJ元件30的另一端连接到选择晶体管31的漏极。将选择晶体管31的栅极连接到对应的字线NWL。将选择晶体管31的源极连接到对应的源线SLo
[0044]冗余区域12包括被布置在矩阵中的多个冗余单元。冗余区域12包括多个字线RWL<0:n>,多个位线BL〈0:1>和多个源线SL〈0:1>。将冗余单元RC连接到一个字线RWL，以及一对位线BL和源线SL。冗余单元RC具有与存储器单元MC的配置相同的配置。
[0045][1-3.熔断器盒和冗余判断电路的配置]
[0046]现在将描述熔断器盒20和冗余判断电路21的配置的示例。图3是熔断器盒20和冗余判断电路21的电路图。
[0047]熔断器盒20包括对应于多个字线RWL〈0:n>的多个熔断器组FS〈0:n>。每个熔断器组FS包括对应于冗余行地址RA〈x:y>中的位数的多个恪断器单元50，以及一个使能恪断器单元51。每个熔断器单元50包括熔断器元件50A和比较器50B。例如，熔断器元件是激光熔断器(电熔断器)。使能熔断器单元51同样具有与熔断器单元50的配置相同的配置。
[0048]使能熔断器单元51用于确定是否使用包括该使能熔断器单元51的熔断器组FS。在使能熔断器单元51的熔断器元件中，编写指示是否使用熔断器组FS的信息。如果要使用熔断器组FS，则将使能熔断器单元51配置成输出“H”。
[0049]用于识别连接