积交替的介电层和导电层的堆叠，其中导电层距堆叠的底部越远则具有渐进的越小的厚度。参见图2G、图2H和图21以用于进一步详细说明关于对于不同的字线层而言控制栅长度变化的细节。例如，较厚的层可以通过字线层材料的较长沉积时间来实现。可替选地，导电层具有如图2C所示的一致厚度。步骤293涉及在堆叠中形成缝隙，并且用绝缘物填充缝隙。步骤294涉及诸如通过对堆叠进行刻蚀来形成存储器孔。步骤295涉及在存储器孔中沉积材料。参见例如图3A和图3B。步骤295涉及在堆叠上方的绝缘区域中形成上部金属层，例如位线、源线和SO)线。
[0089]图2F描绘了Dmh在字线层的堆叠中的变化。X轴表示堆叠从底部字线到顶部字线的距离。如所提及的，直径倾向于朝向堆叠的底部而减小。Dmh从最小直径Dmh_min变化至最大直径Dmh_max。Dmh被期望在存储器设备中的不同存储器孔当中一致地变化。
[0090]如结合图3A和图3B所说明的，Dcore是存储器孔的型芯区域的直径并且倾向于随着Dmh而变化，以及Wono+ch是ONO区域和沟道区域的宽度的总和。由于这些材料沉积在存储器孔的侧壁上，所以Wono+ch倾向于在存储器孔中保持一致。
[0091]图2G描绘了在根据图2E的步骤292的一个实施方式的字线层堆叠中的控制栅长度的逐渐变化。如所提及的，可以通过调节堆叠的制造过程来根据需要设置作为字线层的厚度的控制栅宽度。在该示例中，制造过程被控制成使得Lcg从底部字线到顶部字线逐步地减小。然而，字线层的厚度可以根据任何期望的图案来变化。例如，最薄的字线(例如底部字线)可以是最厚的字线(例如顶部字线)厚度的约10%至15%。此处，Lcg的范围是从底部字线的Lcgjnax到顶部字线的Lcg_min。多个字线层中的最厚字线层可以比多个字线中的最薄字线层厚至少10%。
[0092]厚度可以包括多个字线层中的一组字线层(GO至G3中之一)的一个厚度(图2D中的LcgO至Lcg3中之一)以及多个字线层中的另一组字线层(GO至G3中之一)的另一厚度(图2D中的LcgO至Lcg3中之一)。
[0093]图2H描绘了在根据图2E的步骤292的另一实施方式的字线层堆叠中的控制栅长度的阶跃式变化。制造过程可以被控制以使得例如通过使用针对每组中的字线层使用相应沉积时间来针对每组的字线层获得一致的字线层厚度。这简化了制造过程。此处，如先前所讨论的，使用了四个组，使得控制栅长度从包括底部字线的G3的Lcgjnax变化至包括顶部字线的GO的Lcg_min。对于中间组GI和G2，可以使用Lcg的中间值。在该示例中，组的大小相同或相似。
[0094]图21描绘了根据图2E的步骤292的另一实施方式的字线层堆叠中的控制栅长度的另一阶跃式变化。在该示例中使用具有不同大小的两个组。这在针对最易受读取干扰的较低字线层提供了增加的Lcg的同时简化了制造过程。控制栅长度是包括底部字线的较小组的Lcgjnin以及包括最顶字线的最大组的Lcg_max。例如，最小组可以包括10%至20%的字线层，而最大组包括80%至90%的字线层。
[0095]图3A描绘了图2D的列CO的区域236的近似图，其示出了SG层中的漏极侧选择栅晶体管S⑶和字线WLL23中的存储器单元(MC)。该区域还示出了介电层D3至D5的一部分。每列包括沿着列的侧壁沉积的多个层。这些层可以包括例如使用原子层沉积来沉积的氧化物_氮化物-氧化物层(0-N-0)和多晶硅层。例如，可以沉积块氧化物(BOX)作为层296，可以沉积氮化物(诸如作为电荷捕获层(CTL)的SiN)作为层297，可以沉积隧道氧化物(TNL)作为层298以提供O-N-O层。此外，可以沉积多晶硅体或沟道(CH)作为层299，以及可以沉积型芯填料(core filler)电介质作为区域300。在所有这些列中类似地形成另外的存储器单元。Dmh表示存储器孔直径，以及Dcore表示型芯直径，其可以如结合图2F所讨论的沿存储器孔的长度或纵向轴二者来变化。Lcg3表示WLL23的厚度。这是用于WLL23中的每个存储器单元的控制栅长度。还描绘了先前所讨论的Wono+ch。
[0096]当对存储单元进行编程时，将电子储存在CTL的与存储器单元相关联的部分中。例如，在MC的CTL 297中用符号表示电子。这些电子从沟道并且通过TNL被吸进CTL中。存储器单元的阈值电压Vth与储存的电荷量成比例地增加。如所提及的，当经历另外的编程擦除循环时，电子可以变得被俘获在CTL中。这使得读取干扰更容易发生。
[0097]存储器孔中的每个存储器孔被填充有多个环形层，所述多个环形层包括阻挡氧化层、电荷捕获层、隧道层和沟道层。存储器孔中的每个存储器中的型芯区域被填充有本体材料，并且在存储器孔中的每个存储器中，多个环形层位于型芯区域与字线层之间。此外，基于Wono+ch固定并且其中Dcor e+Wono+ch = Dmh的假设，存储器孔的直径(Dmh)基于型芯区域的直径(Dcor e)的变化而沿存储器孔变化。
[0098]图3B描绘了图3A中的列CO的横截面图。在一种可能的方法中，除呈圆柱形的型芯填料之外，每层都是环形的。
[0099]图4A描绘了图1A的块BLKO的直线型NAND串实施方式(块480)的顶视图，其示出了示例S⑶线子集SGDL-SB0A和SGDL-SB1A。在该配置中，NAND串仅具有一列，并且源极侧选择栅在该列的底部上而非在顶部上，如在U形NAND串中一样。此外，块的给定层具有一个字线层，该字线层连接至该层的每个存储器单元。例如，图4B1描绘了图4A的块BLK0，示出了示例WL子集WL23-SB以及示例位线子集BL-SBOA和BL-SB1A。还可以使用许多缝隙，诸如示例缝隙482。在制造过程中使用这些用绝缘材料填充的缝隙，以在通过湿蚀刻移除无掺杂的多晶硅层以及沉积电介质以形成交替的介电层时提供对堆叠的结构支撑。短划线486延伸通过列C12至C17。在图4C中示出了部分488沿线486的横截面图。
[0100]图4B2描绘了图4A的块BLK0，其示出了示例NAND串集合216至219、221以及222。还描绘了部分400中的示例NAND串NSOA至NS3A
[0101]图4C描绘了图4A的块480的一部分488沿线486的横截面图，其中字线层具有随着存储器孔渐进变窄而渐进变大的厚度。在多层堆叠中描绘了与图4B2中的NAND串NSOA至NS3A相对应的存储器单元列。堆叠490包括衬底101、衬底上的绝缘膜250以及源极线SLOA的一部分。注意，在SGD线子集中的另外的直线型NAND串在横截面图中描绘的NAND串前面和后面(例如沿着X轴)延伸。NSOA具有源极端494和漏极端492。来自图4A的缝隙482还被描绘成具有其他缝隙。还描绘了位线BLOA的一部分。虚线描绘了存储器单元和选择栅晶体管。本文所描述的编程技术可以用于U形或直线型NAND。字线层WLLO至WLL23A与介电层DOA至D24A交替地进行布置在堆叠中。还描绘了 SGD层、SGDA、SGS层、SGSA以及另外的介电层DS。SGDA位于D24A与D25A之间。
[0102]图5A描绘了用于根据存储器单元的字线层针对存储器单元进行编程和感测的过程。第一步骤500涉及针对一个字线层的存储器单元集合的编程操作。图2B4中的SetD-23是示例字线层WLL23的示例存储器集合。该步骤基于一个字线层在堆叠中的位置来调整编程。位置是Dmh的代用物，使得该步骤涉及基于存储器孔的延伸通过该一个字线层的部分的直径来调整编程。字线层与Dmh之间的关系可以根据对代表性存储器设备做出的测量来建立。执行编程操作的命令可以包括用于存储数据的存储器单元的字线层的标识符，并且该标识符可以交叉参考要使用的一个或更多个编程条件。参照图5B以用于进一步详细说明。
[0103]第二步骤502涉及针对另一字线层的存储器单元集合的感测操作。图2B4中的SetD-23是示例字线层WLLO中的另一存储器单元集合的示例。该步骤包括基于一个字线层在堆叠中的位置来设置一个字线层的读通电压。还可以基于它们在堆叠中的相应位置来针对其他未选择的字线层设置读通电压。参见图5C以用于进一步详细说明。可以在执行一次编程操作之后多次执行感测操作。
[0104]这一个字线层表示任何字线层。使用针对一个字线层定制的编程条件来对该字线层的存储器单元进行编程导致用于该存储器单元的期望的Vth分布，该期望的Vth分布进而允许针对该字线层定制的读通电压在后续感测另一字线的存储器单元时的一个或更多个场合下使用。在该感测期间，其他字线层(除了该一个字线层以外)也接收定制的读通电压。例如，如果正在对WLLO的存储器单元进行感测，则读通电压被施加于剩余的字线层(例如，WLLl至WLL23)中的每个字线层。
[0105]要指出的是，在一些情况下，一些字线层未被编程，以使得它们的存储单元全部处于擦除状态。共同的读通电压可以用于这些字线层。
[0106]图5B描绘了用于根据图5A的步骤500对存储器单元进行编程的过程的示例。步骤510包括开始针对一个字线层的存储器单元的编程操作。例如，这些可以是NAND串集合的存储器单元(例如源极侧和漏极侧，仅源极侧或者仅漏极层)。步骤511包括基于与该一个字线层相邻的存储器孔的宽度(例如，基于堆叠中字线层位置)来设置编程条件。编程条件可以包括例如一个或更多个编程脉冲步长、在编程脉冲期间使用的位线电压以及用于在编程通过(programming pass)的中途改变编程脉冲或位线电压的条件。该条件可以包括诸如在编程通过中施加的预定数目的编程脉冲的固定条件以及诸如在某数据状态的编程已完成时的自适应条件。步骤512包括使用编程条件来执行编程操作。参见图f5D以用于进一步详细说明。当使用相同的编程条件对同一字线的其他存储器单元进行编程时或者当使用相同或不同的编程条件对下一字线层的存储器单元进行编程时，可以重复该步骤。
[0107]图5C描绘了用于根据图5A的步骤502来感测存储器单元的过程的示例。步骤515开始感测操作(例如验证或读取操作)。在步骤516处，针对每个剩余的字线层(包括图5A或图5B中所涉及的一个字线层)，基于与剩余的字线层相邻的存储器孔的宽度来设置读通电压。步骤517涉及使用施加于剩余的字线层的读通电压来执行感测操作。感测操作可以并发地感测NAND串集合中的每个NAND串中的存储器单元的导电状态或非导电状态。在一种方法中，控制栅电压经由字线层施加于所感测的存储器单元，使得在存储器单元的Vth小于控制栅电压的情况下存储器单元(和NAND串)处于导电状态，而在存储器单元的Vth大于控制栅电压的情况下存储器单元(和NAND串)处于非导电状态。
[0108]图5D描绘了用于根据图5B的步骤512来执行编程操作的过程的示例。步骤520设置初始的Vpgm。步骤521经由一个字线层将Vpgm施加于(例如NAND串集合中的)存储器单元集合。针对NAND串集合中的每个NAND串，也将位线电压(Vbl)设置成初始电平(例如正常、慢速编程或禁止)。正常Vbl值可以是0V，其不使编程减慢。使编程减慢的Vbl是IV，例如在如以下进一步讨论的“快速遍写入”(QPW)编程技术中。禁止(停止)编程的Vbl可以是2V至3V。步骤522针对存储器单元集合执行编程验证测试。在决策步骤523中，如果编程完成，则在步骤524中完成过程。如果编程未完成，则跟随四条路线中的一条路线。路线中的三条路线基于一个字线层在堆叠中的位置来提供Vth分布窄化。可以针对一个或更多个数据状态来提供窄化，如结合图9A至图9E进一步讨论的。还可以提供使Vth分布上移或下移。
[0109]在存储器孔较窄的情况下，堆叠中较低的存储器单元通常期望窄化。第四条路线涉及非窄化，例如，在存储器孔较宽的情况下存储器单元处于堆叠中较高处时。可以基于一个字线层在堆叠中的位置来选择四条路线中的一条路线。
[0110]具体地，第一条路线是涉及使最高数据状态(例如C)变窄但不使一个或更多个较低的数据状态(例如A和B)变窄的编程模式，例如在图9B以及图12A至图12C中所描绘的。判定步骤531确定编程里程碑是否达到。这可以例如发生在至较低数据状态之一的编程完成时或在编程通过中施加了指定数目的编程脉冲时。如果里程碑未达到，则使用相对较大的dVpgm来逐步增加Vpgm并且在步骤532处正常地设置Vbl。然后在步骤521处施加下一编程脉冲。如果里程碑达到，则使用相对小或零dVpgm和/或在步骤533处通过将Vbl设置成使对最高数据状态的编程减慢来逐步增加Vpgm。
[0111]第二条路线是涉及使一个或