入端，输出INV1信号；第二复制位线RBLB连接第二反相器INV2的输入端，输出INV2信号；信号INV2和Q^妾到第一与非门NANDl的 输入端，第一与非门NANDl的输出端接到第三反相器INV3的输入端，输出信号SAE。
2. 根据权利要求1所述的双端流水线型复制位线电路，其特征在于，所述的复制单元 RC包括第一PMOS管Pl、第二PMOS管P2、第一NMOS管Nl、第二NMOS管N2、第三NMOS管N3 和第四NMOS管N4 ; 其中，第一PMOS管Pl与第一NMOS管Nl构成一个反相器；第一PMOS管Pl的栅极与 第一NMOS管Nl的栅极连接在一起后接到电源电压VDD上；第一PMOS管Pl的漏极与第一 NMOS管Nl的漏极连接在一起后接到第三NMOS管N3的源极； 第二PMOS管P2与第二NMOS管N2构成一个反相器；第二PMOS管P2的栅极与第二NMOS 管N2的栅极连接在一起后接到电源电压VDD上；第二PMOS管P2的漏极与第二NMOS管N2 的漏极连接在一起后接到第四NMOS管M的源极； 第三NMOS管N3的栅极为复制单元RC相连的第一时钟信号端CK1，第四NMOS管M的 栅极为复制单元RC相连的第二时钟信号端CK2,第三NMOS管N3的漏极接复制单元RC相连 的第一位线信号端BL，第四NMOS管M的漏极接复制单元RC相连的第二位线信号端BLB。
3. 根据权利要求1所述的双端流水线型复制位线电路，其特征在于，所述第一控制电 路CTL1到第N控制电路CTLN中的每一控制电路CTLi均包括： 第一PMOS管Pl、第二PMOS管P2、第三PMOS管P3、第一NMOS管Nl、第二NMOS管N2、第 三NMOS管N3和第四NMOS管N4 ; 其中，第一PMOS管Pl与第一NMOS管Nl构成一个反相器；第一PMOS管Pl的栅极与第 一NMOS管Nl的栅极接在一起后接输入端EN;第一PMOS管Pl的源极连接到电源电压VDD 上，第一NMOS管Nl的源极连接到地；第一PMOS管Pl的漏极与第一NMOS管Nl的漏极连接 到一起，并接到第二PMOS管和第二NMOS管的栅极； 第二PMOS管P2的源极接输入信号IN，第二NMOS管N2的源极接地；第二PMOS管P2的 漏极与第二NMOS管N2的漏极接在一起并接到输出端OUT以及第三NMOS管N3的漏极； 第三PMOS管P3的栅极和第四NMOS管M的栅极接在一起并接到输入端IN;第三PMOS管P3的源极接电源电压VDD，第四NMOS管M的源极接地；第三PMOS管P3的漏极与第四 NMOS管M的漏极接在一起并接到第三NMOS管N3的栅极。
4. 根据权利要求1-3任一项所述的双端流水线型复制位线电路，其特征在于，所述的D 触发器为具有时钟边沿触发、低电平复位功能并且具有两输出且两输出信号为相反信号的 D触发器。
5. -种双端流水线型复制位线电路，其特征在于，包括： 第一反相器INVl，第二反相器INV2,第三反相器INV3,第一与非门NANDl，第一复制位 线RBL、第二复制位线RBLB、第一预充PMOS管PRl、第二预充PMOS管PR2、第一D触发器DFF1 到第ND触发器DFFn、第一控制电路CTL1到第N控制电路CTLN、第一充电PMOS管P1到第N 充电PMOS管Pn、每组K个共（N+1) /2组复制单元RC以及一组X个冗余单元DC;其中，N为 奇数； PR信号连接第一预充PMOS管PRl和第二预充PMOS管PR2的栅极，第一预充PMOS管PRl和第二预充PMOS管PR2的源极接电源电压VDD，漏极分别接第一复制位线RBL和第二 复制位线RBLB;第一充电PMOS管P1到第N充电PMOS管PN的栅极分别接Yi信号到YN，源 极接电源电压VDD，偶数部分的漏极分别接第一复制位线RBL，奇数部分的漏极分别接第二 复制位线RBLB;其中，Y1信号到YN分别为第一D触发器DFFi到第ND触发器DFFQB端 输出信号； 时钟信号线CLK与第一D触发器DFF1的时钟输入端CK和第一控制电路CTLi到第N控 制电路CTlJ^使能端EN相连；第一控制电路CTLi到第N-I控制电路CTLN_i的输入端IN分 别连1到YN信号，第N控制电路CTL 输入端IN接电源电压VDD;第一控制电路CTL:到 第N控制电路CTlJ^输出端OUT分别连第一D触发器DFFi到第ND触发器DFF^勺复位端RN； 第一D触发器DFF1的输入端D接电源电压VDD，第二D触发器DFF2到第ND触发器DFFN 分别依次交替接INVjPINV2信号；第一D触发器DFFi到第ND触发器DFFN的输出端输出QjljQN信号，QQ^分别连接到第二D触发器DFF2到第ND触发器DFF输入端D，且 Q1信号又连接到第一组K个复制单元RC的第一时钟信号端CKl上，Q2连接到第一组K个复 制单元RC的第二时钟信号端CK2上，〇3和Q4分别接到第二组K个复制单元RC的第一时钟 信号端CKl和第二时钟信号端CK2 ;以此类推，QN_2和QN_i分别接到第（N-I) /2组K个复制 单元RC的第一时钟信号端CKl和第二时钟信号端CK2,Qn接到第（N+1) /2组K个复制单元 RC的第一时钟信号端CKl;第（N+1)/2组K个复制单元RC的第二时钟信号端CK2接地； 第一组K个复制单元RC到第（N+1)/2组复制单元RC的第一位线信号端BL均与第一 复制位线RBL端连接，第二位线信号端BLB均与第二复制位线RBLB端连接；一组X个冗余 单元DC的第一位线信号端BL均与第一复制位线RBL电连接，冗余单元DC的第二位线信号 端BLB均与第二复制位线RBLB电连接，而冗余单元DC的第一字线控制信号端CKl和第二 字线控制信号端CK2均接地； 第一复制位线RBL连接第一反相器INVl的输入端，输出INV1信号；第二复制位线RBLB连接第二反相器INV2的输入端，输出INV2信号；信号INVJPQ^妾到第一与非门NANDl的 输入端，第一与非门NANDl的输出端接到第三反相器INV3的输入端，输出信号SAE。
6. 根据权利要求5所述的双端流水线型复制位线电路，其特征在于，所述的复制单元 RC包括第一PMOS管Pl、第二PMOS管P2、第一NMOS管Nl、第二NMOS管N2、第三NMOS管N3 和第四NMOS管N4 ; 其中，第一PMOS管Pl与第一NMOS管Nl构成一个反相器；第一PMOS管Pl的栅极与 第一NMOS管Nl的栅极连接在一起后接到电源电压VDD上；第一PMOS管Pl的漏极与第一 NMOS管Nl的漏极连接在一起后接到第三NMOS管N3的源极； 第二PMOS管P2与第二NMOS管N2构成一个反相器；第二PMOS管P2的栅极与第二NMOS管N2的栅极连接在一起后接到电源电压VDD上；第二PMOS管P2的漏极与第二NMOS管N2 的漏极连接在一起后接到第四NMOS管M的源极； 第三NMOS管N3的栅极为复制单元RC相连的第一时钟信号端CK1，第四NMOS管M的 栅极为复制单元RC相连的第二时钟信号端CK2,第三NMOS管N3的漏极接复制单元RC相连 的第一位线信号端BL，第四NMOS管M的漏极接复制单元RC相连的第二位线信号端BLB。
7. 根据权利要求5所述的双端流水线型复制位线电路，其特征在于，所述第一控制电 路CTL1到第N控制电路CTLN中的每一控制电路CTLi均包括： 第一PMOS管Pl、第二PMOS管P2、第三PMOS管P3、第一NMOS管Nl、第二NMOS管N2、第 三NMOS管N3和第四NMOS管N4 ; 其中，第一PMOS管Pl与第一NMOS管Nl构成一个反相器；第一PMOS管Pl的栅极与第 一NMOS管Nl的栅极接在一起后接输入端EN;第一PMOS管Pl的源极连接到电源电压VDD 上，第一NMOS管Nl的源极连接到地；第一PMOS管Pl的漏极与第一NMOS管Nl的漏极连 接到一起，并接到第二PMOS管和第二NMOS管的栅极； 第二PMOS管P2的源极接输入信号IN，第二NMOS管N2的源极接地；第二PMOS管P2的 漏极与第二NMOS管N2的漏极接在一起并接到输出端OUT以及第三NMOS管N3的漏极； 第三PMOS管P3的栅极和第四NMOS管M的栅极接在一起并接到输入端IN;第三PMOS管P3的源极接电源电压VDD，第四NMOS管M的源极接地；第三PMOS管P3的漏极与第四 NMOS管M的漏极接在一起并接到第三NMOS管N3的栅极。
8.根据权利要求5-7任一项所述的双端流水线型复制位线电路，其特征在于，所述的D触发器为具有时钟边沿触发、低电平复位功能并且具有两输出且两输出信号为相反信号的 D触发器。
【专利摘要】本实用新型公开了一种双端流水线型复制位线电路，其具体实现根据流水次数不同有两种实现方式，该电路能够降低SRAM中灵敏放大器控制时序产生电路的工艺偏差，即提高了SRAM中灵敏放大器控制时序产生电路的工艺容忍能力，可以在不影响位线预充时间、不大幅度增大设计面积的情况下将工艺偏差降低为传统复制位线的且为了保证本实用新型电路的平均延迟与传统复制位线电路的相等，则有流水次数N＝M*K，且当M＝1时，即复制位线长度与传统相等时，得到SAE的工艺偏差最小，为传统复制位线产生的SAE的偏差的1/N。
【IPC分类】G11C11-413
【公开号】CN204463836
【申请号】CN201520023085
【发明人】彭春雨, 陶有武, 卢文娟, 闫锦龙, 陈军宁, 李正平, 谭守标, 吴秀龙, 蔺智挺
【申请人】安徽大学
【公开日】2015年7月8日
【申请日】2015年1月13日