本发明涉及一种显示面板的结构，且特别涉及一种具有静电防护的显示面板。
背景技术：
目前常见的薄膜晶体管液晶显示器(Thin film transistor liquid crystal display，TFT-LCD)包括主动元件阵列基板、彩色滤光片及背光模块。主动元件阵列基板是将薄膜晶体管设置于基板上，而薄膜晶体管用以控制子像素(sub-pixel)的电压，藉此调节液晶分子偏转角度，再透过偏光片进一步决定子像素的灰阶。透过子像素的灰阶搭配上彩色滤光片，从而发出红蓝绿颜色的子像素便构成影像画面。
一般来说，在组装一薄膜晶体管液晶显示器的工序中，每个步骤都有可能引发静电累积。当主动元件阵列基板的静电累积至一定程度时，往往会导致大量的静电放电(Electro-Static discharge,ESD)，造成内部元件或线路损坏或被击穿。因此，如何做好静电防护显得越发重要。
技术实现要素：
本发明实施例提供一种显示面板，其所形成的第一迭构单元以及第二迭构单元能改善显示区内的静电放电(Electrostatic Discharge，ESD)的情况。
本发明其中一实施例所提供的一种显示面板，其包括基板、第一迭构单元以及第二迭构单元。基板具有显示区与非显示区。第一迭构单元设置于基板上且位于非显示区。第一迭构单元与由显示区延伸至非显示区的扫描线连接。第一迭构单元包括第一导电层、第二导电层、至少一第一通孔及第一凸出部。第一导电层位于第二导电层与所述基板之间。第一通孔连通第一导电层与第二导电层。第一凸出部与第一导电层或第二导电层至少其中之一连接。
第二迭构单元设置于基板上且位于非显示区。第二迭构单元包括第三导电层、第四导电层、半导体层、至少一第二通孔及第二凸出部。第三导电层位于第四导电层与基板之间。半导体层位于第三导电层与第四导电层之间。第二通孔连通第三导电层与第四导电层。第二凸出部与第三导电层或第四导电层至少其中之一连接，其中，第一凸出部与第二凸出部相对设置。
综上所述，本发明实施例所提供的显示面板包括第一迭构单元以及第二迭构单元，其中，第二迭构单元的第二凸出部与第一迭构单元的第一凸出部相对设置，从而在第一凸出部的尖端的电荷透过尖端放电而与第二凸出部的电荷进行中和。
值得说明的是，第一迭构单元具有第一通孔，第二迭构单元具有第二通孔及第三通孔。未被中和的多余电荷可以透过第二凸出部的第三导电层的串接部来传递至另一第二迭构单元而导出，此外亦可以透过第二通孔而由第三导电层传递至第四导电层而导出，或是透过第三通孔而由第三导电层传递至半导体层且累积储存于半导体层内。
另外，倘若第二通孔因故失效而无法将未被中和的多余电荷由第三导电层传递至第四导电层而导出时，可以加工第三通孔，例如是以激光(laser)打穿半导体层，来使得第四导电层能够与第三导电层熔接 (welding)。因此，未被中和的多余电荷亦可以透过加工后的第三通孔而能由第三导电层传递至第四导电层而导出。
另外，显示面板可以更包括半导体元件，半导体元件与第一迭构单元及第二迭构单元连接，来自于显示区内的多余电荷亦可以藉由半导体元件而导出，有助于避免静电累积所造成的元件损害。
此外，为避免尖端放电在第一凸出部及第二凸出部以外的地方发生，第一导电层、第二导电层、第三导电层及第四导电层的转角可以具有切角。
为了能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图说明
图1是本发明一实施例的显示面板的部分概略俯视示意图。
图2是图1中沿线O-O剖面所绘示的剖面示意图。
图3A是图1中沿线P-P剖面所绘示的剖面示意图。
图3B是图1中沿线Q-Q剖面所绘示的剖面示意图。
图4是图1中沿线R-R剖面所绘示的剖面示意图。
具体实施方式
在附图中展示一些例示性实施例，而在下文将参阅附图以更充分地描述各种例示性实施例。值得说明的是，本发明概念可能以许多不同形式来体现，且不应解释为限于本文中所阐述的例示性实施例。确切而言，提供此等例示性实施例使得本发明将为详尽且完整，且将向本领域技术人员充 分传达本发明概念的范围。在每个图中，为了使得所绘示的各层及各区域能够清楚明确，而可夸大其相对大小的比例，而且类似数字始终指示类似元件。
图1是本发明一实施例的显示面板的部分概略俯视示意图。一般来说，显示面板可以为一液晶面板、有机激发光面板等。以液晶面板来说，大体上在一基板100和一对置基板之间密封液晶层。基板100具有显示区M1与非显示区M2，此所述的非显示区M2环设于显示区M1外，且非显示区M2包括栅极驱动电路与数据驱动电路等的周边走线区域。基板100上设置有至少一第一迭构单元A1、至少一第二迭构单元A2、主动元件阵列、扫描线SL和数据线DL。各扫描线SL彼此平行且以列的方向由显示区M1延伸至非显示区M2，而各数据线DL彼此平行且以行的方向由显示区M1延伸至非显示区M2。其中，这些扫描线SL与数据线DL彼此交错且定义出多个子像素单元，而各主动元件则设置于显示区M1且位于这些扫描线SL与数据线DL的交错处。第一迭构单元A1与第二迭构单元A2皆位于非显示区M2且彼此相对设置，而第一迭构单元A1与一延伸至非显示区M2的扫描线SL连接。
图2是图1中沿线O-O剖面所绘示的剖面示意图。请参阅图2且配合对照图1，第一迭构单元A1包括第一导电层112以及第二导电层132。第一导电层112设置于基板100上，而第二导电层132位于第一导电层112之上，亦即，第一导电层112位于第二导电层132与基板100之间。值得说明的是，第二导电层132大致上迭设于第一导电层112之上，由俯视视角自对置基板往基板100的方向观之，第一导电层112的几何中心与第二导电层132的几何中心在垂直于基板100的方向不重合，也就是说，第一导电层112的边缘与第二导电层132的边缘不重合，亦即第一导电层112的边缘与第二导电层132的边缘系错开的。
第一导电层112与扫描线SL相连接，实际上，第一导电层112与扫描线SL皆同属于同一层的导电层110，因此，其可透过同一道工艺来共 同形成。此外，实际上，第二导电层132与数据线DL皆同属于同一层的导电层130，因此，其可透过同一道工艺来共同形成。
第一迭构单元A1可以包括第一绝缘层142，而第一绝缘层142位于第一导电层112上。实际上，第一绝缘层142与栅极绝缘层(gate insulating layer，GIL)互相连接，且同属于同一层的绝缘层140。第一绝缘层142形成有第一开口V1，第一开口V1暴露出部分第一导电层112。
此外，第一迭构单元A1可以更包括一位于第一绝缘层142上的第二绝缘层162，且第一绝缘层142及第二绝缘层162位于第一导电层112与第二导电层132之间。实际上，第二绝缘层162与蚀刻终止层(etch stop layer，ESL)互相连接，且同属于同一层的绝缘层160。第二绝缘层162形成有一第二开口V2，第二开口V2的位置对应于第一开口V1位置。第一开口V1及第二开口V2组成第一通孔H1。第一通孔H1暴露出部分第一导电层112，第二导电层132通过第一通孔H1且与第一导电层112连接。也就是说，第一通孔H1连通第一导电层112与第二导电层132。
具体而言，第一开口V1具有第一孔径边缘V1a，第一开口V1的孔径C1尺寸即为第一孔径边缘V1a所围构的范围。第二开口V2具有第二孔径边缘V2a，而第二开口V2的孔径C2尺寸即为第二孔径边缘V2a所围构的范围。第二开口V2的孔径C2大于第一开口V1的孔径C1。值得注意的是，在第一通孔H1的相对两端位置的第二孔径边缘V2a与第一孔径边缘V1a之间的间距可以视工艺参数而为均一或是不等。
于本实施例中，第一凸出部P1与第一导电层112连接且属于同一层，第一凸出部P1包括一尖端，其中，尖端具有第一夹角θ1的角度范围介于1°-170°(度)之间，较佳的角度范围介于40°-140°(度)之间。不过，其他实施例中，第一凸出部P1可以是与第二导电层132连接且属于同一层。本发明并不对第一凸出部P1与第一导电层112或第二导电层132连接来加以限定。
图3A是图1中沿线P-P剖面所绘示的剖面示意图。图3B是图1中沿线Q-Q剖面所绘示的剖面示意图。请参阅图3A及图3B且配合对照图1，第二迭构单元A2包括第三导电层114、第四导电层134以及半导体层152。第三导电层114设置于基板100上，而第四导电层134位于第三导电层114之上，半导体层152位于第三导电层114与第四导电层134之间。
实际上，第三导电层114、第一导电层112及扫描线SL皆同属于同一层的导电层110，因此，其可透过同一道工艺来共同形成。此外，实际上，第四导电层134、第二导电层132与数据线DL皆同属于同一层的导电层130，因此，其可透过同一道工艺来共同形成。
相邻的第二迭构单元A2之间是透过沿垂直于扫描线SL的延伸方向的第三导电层114而串接。具体而言，第二迭构单元A2的第三导电层114具有串接部114a，每一第二迭构单元A2分别藉由各串接部114a而连接。值得说明的是，由第二导电层132延伸而出的导电层130会经由串接部114a跨越串接的第二迭构单元A2，因此使第三导电层114的串接部114a的线路宽度小于第三导电层114的非位于串接部114a的线路宽度，从而减少存在于导电层130与导电层110重迭处的寄生电容的增加情况。
第二迭构单元A2可以包括第三绝缘层144，而第三绝缘层144覆盖于第三导电层114上，且位于第三导电层114与半导体层152之间。实际上，第三绝缘层144、第一绝缘层142与栅极绝缘层(gate insulating layer，GIL)三者互相连接，且同属于同一层的绝缘层140。如图3A所绘示，第三绝缘层144形成有第三开口V3，第三开口V3暴露出部分的第三导电层114。
半导体层152位于第三导电层114与第四导电层134之间。请参阅图3B，半导体层152位于第三绝缘层144上。实际上，半导体层152与沟道层属于同一层。因此，半导体层152的材料可选自由多晶硅层、金属氧化物半导体层、与非晶硅层所组成的群组的其中之一。于本实施例中，半导 体层152的材料可以是选自于氧化铟镓锌(Indium-Gallium-Zinc Oxide，IGZO)、氧化锌(Zinc oxide，ZnO)、氧化锡(Stannous oxide，SnO)、氧化铟锌(Indium-Zinc Oxide，IZO)、氧化镓锌(Gallium-Zinc Oxide，GaZnO)、氧化锌锡(Zinc-Tin Oxide，ZTO)、氧化铟锡(Indium-Tin Oxide，ITO)及其混合所组成的群组之中的其中一种。于本实施例中，半导体层152的材料是氧化铟镓锌。不过，本发明并不对此加以限制。
此外，第二迭构单元A2可以更包括一位于半导体层152及第三绝缘层144上的第四绝缘层164，且第三绝缘层144、半导体层152及第四绝缘层164皆位于第一导电层112与第二导电层132之间。实际上，第四绝缘层164、第二绝缘层162与蚀刻终止层(etch stop layer，ESL)互相连接，且同属于同一层的绝缘层160。如图3A所绘示，第四绝缘层164形成有一第四开口V4，第四开口V4的位置对应于第三开口V3位置。第三开口V3及第四开口V4组成第二通孔H2。第二通孔H2暴露出部分第三导电层114，第四导电层134通过第二通孔H2且与第三导电层114连接。也就是说，第二通孔H2连通第三导电层114与第四导电层134。
具体而言，第三开口V3具有第三孔径边缘V3a，第三开口V3的孔径C3尺寸即为第三孔径边缘V3a所围构的范围。第四开口V4具有第四孔径边缘V4a，而第四开口V4的孔径C4尺寸即为第四孔径边缘V4a所围构的范围。第四开口V4的孔径C4大于第三开口V3的孔径C3。值得注意的是，在第二通孔H2的相对两端位置的第四孔径边缘V4a与第三孔径边缘V3a之间的间距可以视工艺参数而为均一或是不等。
请参阅图3B，第四绝缘层164可以形成有一第三通孔H3，第三通孔H3暴露出部分的半导体层152，第四导电层134通过第三通孔H3且与半导体层152连接。第二通孔H2的最大孔径为第四开口V4的孔径C4，更佳地，孔径C4大于第三通孔H3的孔径C5。
于本实施例中，第二凸出部P2与第三导电层114连接且属于同一层，第二凸出部P2包括一尖端，第二凸出部P2的尖端具有第二夹角θ2，其角度范围介于1°-170°(度)之间，较佳的角度范围介于40°-140°(度)之间。不过，其他实施例中，第二凸出部P2可以是与第四导电层134连接且属于同一层。本发明并不对第二凸出部P2与第三导电层114或第四导电层134连接来加以限定。
具体而言，第二凸出部P2与第一凸出部P1相对设置。值得说明的是，第一凸出部P1与第二凸出部P2之间的间距介于0.1-20μm(微米)之间，较佳地介于0.1-10μm(微米)之间。当显示面板的显示区M1内发生不当的电荷累积时，累积于显示面板内的电荷透过扫描线SL由显示区M1传递至非显示区M2的第一凸出部P1。这些在第一凸出部P1的尖端的电荷会吸引相对电性的电荷集中且累积于第二凸出部P2的尖端，从而在第一凸出部P1的尖端的电荷透过尖端放电而与第二凸出部P2的电荷进行中和。
值得说明的是，未被中和的多余电荷可以透过三种方式而导出，有助于避免静电累积所造成的元件损害。其一，未被中和的多余电荷可以由透过第二凸出部P2的第三导电层114的串接部114a来传递至另一第二迭构单元A2而导出。其二，未被中和的多余电荷亦可以透过第二通孔H2而由第三导电层114传递至第四导电层134而导出。其二，未被中和的多余电荷亦可以透过第三通孔H3而由第三导电层114传递至半导体层152，且累积储存于半导体层152内。
进一步地，为了降低大量的静电电荷由第一迭构单元A1尖端放电至第二迭构单元A2所导致邻近于尖端的第一通孔H1、第二通孔H2或第三通孔H3被击伤的机率，第一凸出部P1的尖端位置对应到相邻两个第一通孔H1之间的间距处，而第二凸出部P2的尖端位置对应到相邻两个第三通孔H3之间的间距处。
另外，倘若第二通孔H2因故失效而无法将未被中和的多余电荷由第三导电层114传递至第四导电层134而导出时，可以加工第三通孔H3，例如是以激光(laser)打穿半导体层152，来使得第四导电层134能够与第三导电层114熔接(welding)。因此，未被中和的多余电荷亦可以透过加工后的第三通孔H3而能由第三导电层114传递至第四导电层134而导出。
此外，为避免尖端放电在第一凸出部P1及第二凸出部P2以外的地方发生，第一导电层112、第二导电层132、第三导电层114及第四导电层134的转角可以具有切角。
图4是图1中沿线R-R剖面所绘示的剖面示意图。请参阅图4且配合对照图1，显示面板更包括至少一位于非显示区M2的半导体元件D1，半导体元件D1与第一迭构单元A1及第二迭构单元A2连接。半导体元件D1为一种二极管，来自于显示区M1内的多余电荷亦可以藉由半导体元件D1而导出，有助于避免静电累积所造成的元件损害。
具体而言，半导体元件D1包括第五导电层116、第六导电层136以及第二半导体层154。第五导电层116设置于基板100上，而第六导电层136位于第五导电层116之上，第二半导体层154位于第五导电层116与第六导电层136之间。
实际上，第五导电层116、第三导电层114、第一导电层112及扫描线SL三者互相连接，且皆同属于同一层的导电层110。第六导电层136、第四导电层134、第二导电层132与数据线DL皆同属于同一层的导电层130。此外，第二半导体层154、半导体层152与沟道层(channel layer)皆同属于同一层。因此，上述的同层结构可分别透过同一道工艺来共同形成。
半导体元件D1可以包括第五绝缘层146，而第五绝缘层146覆盖于第五导电层116上，且位于第五导电层116与第二半导体层154之间。实际上，第五绝缘层146、第三绝缘层144、第一绝缘层142与栅极绝缘层(gate insulating layer，GIL)三者互相连接，且同属于同一层的绝缘层140。如图4所绘示，第五绝缘层146形成有第五开口V5，第五开口V5暴露出部分的第五导电层116。
第二半导体层154位于第五绝缘层146上。同样地，第二半导体层154的材料可选自由多晶硅层、金属氧化物半导体层、与非晶硅层所组成的群组的其中之一。于本实施例中，半导体层152的材料可以是选自于氧化铟镓锌(Indium-Gallium-Zinc Oxide，IGZO)、氧化锌(Zinc oxide，ZnO)、氧化锡(Stannous oxide，SnO)、氧化铟锌(Indium-Zinc Oxide，IZO)、氧化镓锌(Gallium-Zinc Oxide，GaZnO)、氧化锌锡(Zinc-Tin Oxide，ZTO)、氧化铟锡(Indium-Tin Oxide，ITO)及其混合所组成的群组之中的其中一种。于本实施例中，第二半导体层154与半导体层152的材料皆是氧化铟镓锌。不过，本发明并不对此加以限制。
此外，半导体元件D1可以更包括一位于第二半导体层154及第五绝缘层146上的第六绝缘层166，且第五绝缘层146、第二半导体层154及第六绝缘层166皆位于第五导电层116与第六导电层136之间。实际上，第六绝缘层166、第四绝缘层164、第二绝缘层162与蚀刻终止层(etch stop layer，ESL)互相连接，且同属于同一层的绝缘层160。第六绝缘层166形成有一第六开口V6，第六开口V6的位置对应于第五开口V5的位置。第五开口V5及第六开口V6组成第四通孔H4。第四通孔H4暴露出部分第五导电层116，第六导电层136通过第四通孔H4且与第五导电层116连接。
具体而言，第五开口V5具有第五孔径边缘V5a，第五开口V5的孔径C6尺寸即为第五孔径边缘V5a所围构的范围。第六开口V6具有第六孔径边缘V6a，而第六开口V6的孔径C7尺寸即为第六孔径边缘V6a所 围构的范围。第六开口V6的孔径C7大于第五开口V5的孔径C6。值得注意的是，在第四通孔H4的相对两端位置的第六孔径边缘V6a与第五孔径边缘V5a之间的间距可以视工艺参数而为均一或是不等。
第六绝缘层166可以形成有一第五通孔H5，第五通孔H5暴露出部分的第二半导体层154，第六导电层136通过第五通孔H5且与第二半导体层154连接。
〔实施例的可能功效〕
综上所述，本发明实施例所提供的显示面板包括第一迭构单元以及第二迭构单元，其中，第二迭构单元的第二凸出部与第一迭构单元的第一凸出部相对设置，从而在第一凸出部之尖端的电荷透过尖端放电而与第二凸出部的电荷进行中和。
值得说明的是，第一迭构单元具有第一通孔，第二迭构单元具有第二通孔及第三通孔。未被中和的多余电荷可以透过第二凸出部的第三导电层的串接部来传递至另一第二迭构单元而导出，此外亦可以透过第二通孔而由第三导电层传递至第四导电层而导出，或是透过第三通孔而由第三导电层传递至半导体层且累积储存于半导体层内。
另外，倘若第二通孔因故失效而无法将未被中和的多余电荷由第三导电层传递至第四导电层而导出时，可以加工第三通孔，例如是以激光(laser)打穿半导体层，来使得第四导电层能够与第三导电层熔接(welding)。因此，未被中和的多余电荷亦可以透过加工后的第三通孔而能由第三导电层传递至第四导电层而导出。
另外，显示面板可以更包括半导体元件，半导体元件与第一迭构单元及第二迭构单元连接，来自于显示区内的多余电荷亦可以藉由半导体元件而导出，有助于避免静电累积所造成的元件损害。
此外，为避免尖端放电在第一凸出部及第二凸出部以外的地方发生，第一导电层、第二导电层、第三导电层及第四导电层的转角可以具有切角。
以上所述仅为本发明的较佳可行实施例，非因此局限本发明的保护范围，故凡是运用本发明说明书及附图内容所做的等效技术变化，均包含于本发明的保护范围内。
【符号说明】
100 基板
110、130 导电层
112 第一导电层
114 第三导电层
114a 串接部
116 第五导电层
132 第二导电层
134 第四导电层
136 第六导电层
140、160 绝缘层
142 第一绝缘层
144 第三绝缘层
146 第五绝缘层
152 半导体层
154 第二半导体层
162 第二绝缘层
164 第四绝缘层
166 第六绝缘层
A1 第一迭构单元
A2 第二迭构单元
C1、C2、C3、C4、C5、C6、C7 孔径
D1 半导体元件
DL 数据线
H1 第一通孔
H2 第二通孔
H3 第三通孔
H4 第四通孔
H5 第五通孔
M1 显示区
M2 非显示区
SL 扫描线
P1 第一凸出部
P2 第二凸出部
V1 第一开口
V1a 第一孔径边缘
V2 第二开口
V2a 第二孔径边缘
V3 第三开口
V3a 第三孔径边缘
V4 第四开口
V4a 第四孔径边缘
V5 第五开口
V5a 第五孔径边缘
V6 第六开口
V6a 第六孔径边缘
θ1 第一夹角
θ2 第二夹角。