半导体装置及其制造方法及包括其的电子设备

1.本公开涉及半导体领域，具体地，涉及竖直地叠置有不同宽度的器件的半导体装置及其制造方法以及包括这种半导体装置的电子设备。


背景技术：

2.在水平型器件如金属氧化物半导体场效应晶体管(mosfet)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小。对于竖直型器件，可以通过彼此叠置来增加集成密度。


技术实现要素：

3.有鉴于此，本公开的目的至少部分地在于提供一种竖直地叠置有不同宽度的器件的半导体装置及其制造方法以及包括这种半导体装置的电子设备。
4.根据本公开的一个方面，提供了一种半导体装置，包括：衬底；在竖直方向上叠置在衬底上的第一半导体器件和第二半导体器件，第一半导体器件和第二半导体器件各自包括在竖直方向上依次叠置的第一源/漏层、沟道层和第二源/漏层以及围绕沟道层的外周的栅堆叠。第一半导体器件的第一源/漏层、第二源/漏层和栅堆叠在第一方向上的一端相对于第二半导体器件的第一源/漏层、第二源/漏层和栅堆叠在第一方向上的相应的一端在第一方向上伸出，从而形成第一台阶，第二半导体器件限定第二台阶。第一半导体器件和第二半导体器件各自的第一源/漏层在与第一方向相交的第二方向上的一端相对于第二源/漏层和栅堆叠在第二方向上的相应的一端在第二方向上伸出，从而分别形成第一子台阶和第二子台阶，其中，第一子台阶在第一台阶上，第二子台阶在第二台阶上。在第一半导体器件和第二半导体器件中的每一个中，相对于第二源/漏层在第二方向上与所述一端相对的另一端，栅堆叠在第二方向上与所述一端相对的另一端在第二方向上伸出。
5.根据本公开的另一方面，提供了一种制造半导体装置的方法，包括：在衬底上设置包括n个器件层的堆叠，每个器件层包括依次叠置的第一源/漏层、沟道限定层和第二源/漏层，其中，n是大于或等于2的整数；在堆叠在第一方向的一侧形成阶梯结构：下层的器件层相对于上层的器件层形成台阶；在第一方向上的相对两侧，使各器件层中的沟道限定层相对于第一源/漏层和第二源/漏层在第一方向上凹进，并在由此得到的第一空隙中形成第一牺牲栅；在堆叠在与第一方向相交的第二方向上的一侧，使各器件层中的沟道限定层相对于第一源/漏层和第二源/漏层在第二方向上凹进，并得到第二空隙；在各沟道限定层的凹进的侧壁上形成沟道层；在第二空隙中形成沟道层之后的空间中形成第二牺牲栅；在堆叠在第二方向上的所述一侧，在各器件层中形成阶梯结构：各第二牺牲栅相对于相应器件层中的第二源/漏层形成子台阶；在堆叠在第二方向上与所述一侧相对的另一侧，通过选择性刻蚀，去除沟道限定层，并在由此得到的第三空隙中形成第三牺牲栅；在堆叠在第二方向上的所述另一侧，在各器件层中形成阶梯结构：同一器件层中的第一源/漏层相对于第二源/
漏层和沟道限定层形成子台阶，子台阶在相应器件层所形成的台阶上；以及将第一牺牲栅、第二牺牲栅和第三牺牲栅替换为栅堆叠。
6.根据本公开的另一方面，提供了一种电子设备，包括上述半导体装置。
7.根据本公开的实施例，可以竖直地叠置具有不同宽度的器件，下方的器件需要电连接的部件，如源/漏区和栅堆叠，可以相对上方的器件伸出，以便于电连接。于是，可以实现大的集成密度。
附图说明
8.通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
9.图1至32(d)示出了根据本公开实施例的制造半导体装置的流程中部分阶段的示意图；
10.图33示出了根据本公开另一实施例的半导体装置中接触部的布局的局部俯视图；
11.图34示出了根据本公开另一实施例的半导体装置的示意透视图，
12.其中，
13.图12(a)、16(a)、24(a)、26(a)、27(a)、28、32(a)是俯视图，图12(a)中示出了aa
′
线、bb
′
线、cc
′
线和dd
′
线的位置，
14.图1至11、12(b)、14(a)、15(a)、16(b)、23、24(b)、25(a)、26(b)、27(b)、29(a)、30(a)、31(a)、32(b)是沿aa
′
线的截面图，
15.图12(c)、13、14(b)、15(b)是沿bb
′
线的截面图，
16.图15(c)、16(c)、17至21、22(a)、24(c)、25(b)、26(c)、27(c)、29(b)、30(b)、31(b)、32(c)是沿cc
′
线的截面图，
17.图22(b)、24(d)、25(c)、26(d)、27(d)、29(c)、31(c)、32(d)是沿dd
′
线的截面图。
18.贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
19.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
20.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
21.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
22.根据本公开的实施例，提供了一种包括彼此叠置的竖直型半导体器件的半导体装
置。竖直型半导体器件包括相对于衬底竖直(例如，大致垂直于衬底表面)延伸的有源区，例如可以包括依次叠置的第一源/漏层、沟道层和第二源/漏层。源/漏区可以(至少部分地)形成在第一源/漏层和第二源/漏层中，沟道区可以形成在沟道层中。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。栅堆叠可以绕沟道层的外周形成。各层之间可以彼此邻接，当然中间也可能存在其他半导体层，例如泄漏抑制层和/或开态电流增强层(带隙比相邻层大或小的半导体层)。这些层可以通过外延生长形成，并可以是单晶。
23.对于叠置的器件，处于下方的器件需要电连接的部件(例如，第一源/漏层、第二源/漏层和栅堆叠)可以相对于上方的器件在横向上伸出，以便制作相应的接触部。例如，处于下方的器件的第一源/漏层、第二源/漏层和栅堆叠在第一方向上的一端可以相对于上方的器件的第一源/漏层、第二源/漏层和栅堆叠在第一方向上的相应的一端在第一方向上伸出，伸出部分形成台阶，到下方器件的第一源/漏层、第二源/漏层和栅堆叠的各接触部可以设于该台阶上。最上方的器件自身也可以视为一级“台阶”。
24.另外，对于同一器件而言，处于下方的第一源/漏层可以相对于上方的第二源/漏层和栅堆叠在横向上伸出，处于下方的栅堆叠可以相对于上方的第二源/漏层在横向上伸出，以便制作相应的接触部。例如，同一器件的第一源/漏层在与第一方向相交(例如，垂直)的第二方向上的一端可以相对于第二源/漏层和栅堆叠在第二方向上的相应的一端在第二方向上伸出，伸出部分形成子台阶，到第一源/漏层的接触部可以设于该子台阶上。另外，同一器件的栅堆叠在第二方向上的另一端可以相对于第二源/漏层在第二方向上的另一端在第二方向上伸出，伸出部分形成子台阶，到栅堆叠的接触部可以设于该子台阶上。
25.也即，各个器件彼此之间可以形成第一方向上的阶梯结构(包括各个台阶)，各器件自身的不同层之间可以形成第二方向上的阶梯结构(包括各个子台阶)。各个台阶可以在第二方向上延伸，而各个子台阶可以设置于相应器件的台阶上(更具体地，各台阶在第二方向上的相对两端处)。第一方向上的阶梯结构中的各台阶确保了每个器件需要电连接的部件至少有一部分在其上方不会被其他器件中需要电连接的部件所遮挡，第二方向上的阶梯结构中的各子台阶确保了每个器件需要电连接的部件在其上方不会被该器件自身需要电连接的其他部件所遮挡。
26.由于这种阶梯结构，各器件特别是其沟道层在第一方向上的宽度(可以限定栅宽)可以不同。更具体地，下方的器件在第一方向上的宽度可以大于上方的器件在第一方向上的宽度，并因此可以具有较大的驱动电流以及较高的性能。随着叠置器件数目的增加，下方器件的宽度也可以增加，并因此性能可以提升，而不会降低集成密度。
27.沟道层可以具有沿第一方向延伸的纳米片的形式。沟道层在第一方向上的宽度如上所述可以限定栅宽，在竖直方向上的高度可以限定栅长，在第二方向上的厚度可以限定纳米片的厚度。
28.这种半导体装置例如可以如下制造。
29.可以在衬底上设置包括两个或更多个器件层的堆叠。每个器件层可以用来限定相应的器件，例如包括依次叠置的第一源/漏层、沟道限定层和第二源/漏层。另外，为了器件之间的隔离，至少一些器件层还可以包括隔离限定层。隔离限定层可以在后继的工艺中被替换为隔离材料。
30.可以在该堆叠在第一方向上的一侧形成阶梯结构，使得下层的器件层相对于上层
的器件层在第一方向上伸出而形成台阶。例如，可以通过光刻胶修整结合逐次刻蚀来形成阶梯结构。
31.另外，在第一方向上的相对两侧，可以使沟道限定层相对凹进，并在如此得到的空隙形成第一牺牲栅。这有助于随后形成全环绕栅(gate
‑
all
‑
around，gaa)配置。在隔离限定层相对于沟道限定层不具备刻蚀选择性或者刻蚀选择性较小的情况下，隔离限定层也可以相对凹进。为避免第一牺牲栅形成在隔离限定层的这种凹进中，可以先在这种凹进中形成插塞。
32.在与第一方向相交(例如，垂直)的第二方向上，在一侧(可以称作“第一侧”)，针对各器件层的牺牲栅(限定栅堆叠的位置)可以相对伸出从而形成子台阶，在相对的另一侧(可以称作“第二侧”)各器件层中的第一源/漏层可以相对伸出从而形成子台阶。于是，在第二方向上，可以针对第一侧和第二侧分别进行处理。在对其中一侧进行处理时，可以利用遮蔽层来遮蔽另一侧。
33.例如，在对第一侧进行处理时，可以通过选择性刻蚀，使沟道限定层相对凹进，得到空隙。在该空隙中，可以通过例如外延生长，来形成沟道层。于是，沟道层可以是沿着第一方向延伸的纳米片。在该空隙中生长纳米片之后留下的空间中，可以形成第二牺牲栅。可以通过选择性刻蚀，使第二源/漏层相对凹进，从而各第二牺牲栅可以相对于相应的第二源/漏层形成子台阶。在第一源/漏层相对于第二源/漏层不具备刻蚀选择性的情况下(第一源/漏层和第二源/漏层通常为相同材料)，第一源/漏层也可以相对凹进。在第一源/漏层和第二源/漏层的这种相对凹进中，可以填充电介质。如此填充的电介质一方面可以在后继替代栅工艺中限定栅空间，另一方面可以防止在对第二侧进行处理时影响到第一侧。
34.在对第二侧进行处理时，可以通过选择性刻蚀，去除沟道限定层，并在由此得到的空隙中形成第三牺牲栅。于是，沟道层可以被第一牺牲栅(在第一方向上的相对两侧)、第二牺牲栅(在第二方向上的第一侧)和第三牺牲栅(在第二方向上的第二侧)所围绕。可以通过选择性刻蚀，在各器件层的暴露部分(即，各个台阶)的一定区域(例如，端部区域)，去除第一源/漏层上方的层，从而在各器件层中第一源/漏层相对伸出而形成子台阶。
35.本公开可以各种形式呈现，以下将描述其中一些示例。在以下的描述中，涉及各种材料的选择。材料的选择除了考虑其功能(例如，半导体材料用于形成有源区，电介质材料用于形成电隔离，导电材料用于形成电极、互连结构等)之外，还考虑刻蚀选择性。在以下的描述中，可能指出了所需的刻蚀选择性，也可能并未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层也被刻蚀或者图中并未示出其他层也被刻蚀，那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方中的其他层可以具备刻蚀选择性。
36.图1至32(d)示出了根据本公开实施例的制造半导体装置的流程中部分阶段的示意图。
37.如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体si衬底、绝缘体上半导体(soi)衬底、化合物半导体衬底如sige衬底等。在以下的描述中，为方便说明，以体si衬底如si晶片为例进行描述。
38.在衬底1001上，可以通过例如外延生长，形成第一器件层l1、第二器件层l2和第三器件层l3。可以从各器件层l1、l2、l3来限定器件的有源区。例如，第一器件层l1可以包括第一
源/漏层10051、沟道限定层10071和第二源/漏层10091。类似地，第二器件层l2可以包括第一源/漏层10052、沟道限定层10072和第二源/漏层10092，第三器件层l3可以包括第一源/漏层10053、沟道限定层10073和第二源/漏层10093。另外，为了后继制作电隔离的目的，器件层l1、l2、l3可以分别包括隔离限定层10031、10032、10033。这些半导体层可以具有良好的晶体质量，并可以是单晶结构。相邻的半导体层之间可以具有清晰的晶体界面。
39.注意，在此每两个相邻的器件层之间均设置了隔离限定层。但是，本公开不限于此。例如，根据电路设计，某些相邻的器件层可以彼此电连接，因此它们之间可以不设置隔离限定层。
40.这些半导体层可以包括各种合适的半导体材料，例如，元素半导体材料如si或ge之类的iv族元素半导体材料，化合物半导体材料如sige之类的iv族化合物半导体材料或者inp、gaas之类的iii
‑
v族化合物半导体材料。可以基于衬底的性质、要实现的器件性能等因素，来选择半导体层的材料。
41.在本实施例中，在si晶片上形成的各半导体层可以是si系材料。另外，考虑到后继工艺，相邻的半导体层之间可以具有刻蚀选择性。例如，各源/漏层可以包括si，各沟道限定层以及隔离限定层可以包括sige(例如，ge的原子百分比可以为约10至30％，优选地为约15％)。
42.各器件层中的半导体层可以根据所要形成的器件的导电类型而被适当地掺杂。例如，第一源/漏层和第二源/漏层可以被重掺杂(例如，掺杂浓度为约1e18至1e21cm
‑3)为与所要实现的器件的导电类型相同的导电类型，而沟道限定层可以未有意掺杂，或者被轻掺杂为例如与所要实现的器件的导电类型相反的导电类型以调节器件阈值电压。或者，对于隧穿型器件，同一器件层中的第一源/漏层和第二源/漏层可以被掺杂为相反的导电类型。半导体层的掺杂可以通过在外延生长时原位掺杂实现，或者可以通过其他掺杂方法如离子注入来实现。在相邻的半导体层之间可以具有掺杂浓度界面。
43.各半导体层可以具有合适的(竖直方向上的)厚度。例如，第一和第二源/漏层均可以具有约20至50nm的厚度，隔离限定层可以具有约10至20nm的厚度，沟道限定层可以具有约15至100nm的厚度。考虑到后继工艺，各沟道限定层的厚度可以大于各隔离限定层的厚度。另外，至少一些器件层可以具有不同的尺度，以实现不同的电气特性。例如，至少一些器件层中的沟道限定层的厚度可以不同(以实现不同的栅长)。另外，至少一些器件层中的源/漏层的厚度也可以不同。例如，上方的器件层中源/漏层的厚度可以小于下方的器件层中源/漏层的厚度，于是，下方的器件层中随后形成的器件可以具有较小的电阻或者较大的导通电流。
44.另外，在半导体层上方，可以形成硬掩模层1011，以辅助构图。例如，硬掩模层1011可以包括氮化物(例如，氮化硅)，厚度为约50至200nm。
45.在图1中，示出了三个器件层l1、l2和l3，且随后可以形成三层器件。但是，本公开不限于此。可以设置更多或更少的器件层，并可以形成相应层级的器件。
46.可以从上述半导体层构图器件的有源区。
47.例如，可以形成沿第一方向(例如，图1中纸面内的水平方向)以及与第一方向相交(例如，垂直)的第二方向(例如，图1中垂直于纸面的方向)延伸的槽，并在槽中填充电介质，来形成隔离如浅沟槽隔离(sti)，从而限定被这些隔离所围绕的有源区。
48.在此，由于叠置了多个器件层，为便于连接到各个器件层，可以在有源区中形成阶梯结构。具体地，下方器件层的有源区可以相对于上方器件层的有源区在横向上伸出，从而形成台阶。本领域存在多种方式来形成这种阶梯结构。例如，可以利用光刻胶修整(trim)结合逐次刻蚀，来构图阶梯结构。在构图时，可以将器件层l1、l2、l3各自分别视为“一层”，于是可以在第一器件层l1与第二器件层l2之间、以及第二器件层l2与第三器件层l3之间，分别形成台阶。
49.另外，这种阶梯结构可以仅形成在有源区的一侧或多侧，但并不形成在有源区的其他一侧或多侧(也即，在该其他一侧或多侧，不同器件层中的有源区可以在竖直方向上实质上对齐)，以便节省面积。为限定有源区的并不需要形成阶梯结构的该其他一侧或多侧，如图2所示，可以在硬掩模层1011上形成垫层1013。在后继修整光刻胶时，垫层1013可以保持基本不受影响，并因此保持由其限定的有源区的边缘在竖直方向上保持基本对齐(即，不会形成阶梯结构)。垫层1013可以包括相对于硬掩模层1011具有刻蚀选择性的材料，例如氧化物(例如，氧化硅)。
50.垫层1013可以构图为在第一方向上彼此分离，且分别呈沿第二方向延伸的线形的图案(图中仅示出了其中两个，作为示例)，以分别(结合下述光刻胶)限定各器件层中单独器件的有源区。垫层1013的各个图案在竖直方向上的高度h与在第一方向上的宽度w之和可以大于作为最下方器件层的第一器件层l1中将要限定的单独器件的宽度w1与作为从上往下的第二个器件层中将要限定的单独器件的宽度w
n
‑1之差，也即，(h+w)＞(w1‑
w
n
‑1)，其中，n表示衬底1001上形成的器件层的总数，w
n
‑1表示第(n
‑
1)器件层l
n
‑1(注：在本文中，对于器件层及其相关特征如宽度等，将从下往上编号，如图所示)中将要限定的单独器件的宽度。在本实施例中，n＝3，因此(h+w)＞(w1‑
w2)。该关系可以保证在后继对光刻胶进行修整时，光刻胶在被完全去除之前可以保持与垫层1013相接，而不会彼此分离。
51.另外，如图3所示，可以在硬掩模层1011上进一步形成光刻胶1015。光刻胶1015可以构图为在第一方向上彼此分离，分别呈沿第二方向延伸的线形且在一侧与垫层1013的相应图案相交迭的图案，以(结合垫层1013中相应的图案)限定各器件层中单独器件的有源区。光刻胶1015的图案与垫层1013的相应图案在横向(在此，第一方向)上的宽度(如图3中的带箭头线段所示)，可以对应于最下方的第一器件层l1中单独器件的宽度w1。另外，光刻胶1015在竖直方向上的厚度可以大于(h+w)，以保证在后继对光刻胶进行修整时，光刻胶在被完全去除之前可以保持与垫层1013相接，而不会彼此分离。
52.然后，如图4所示，可以垫层1013和光刻胶1015作为刻蚀掩模，对器件层进行刻蚀，如反应离子刻蚀(rie)。在此，刻蚀配方可以对器件层中的各层(例如，si和sige)基本上无选择性。可以控制刻蚀深度为第一器件层l1的厚度d1与将要形成的sti的深度d
sti
之和，即，d1+d
sti
。例如，d
sti
可以为约50至200nm。
53.如图5所示，可以对光刻胶1015进行修整，使得修整后的光刻胶1015
′
与垫层1013相结合可以限定第二器件层l2中单独器件的有源区。具体地，光刻胶1015
′
的图案与叠层1013的相应图案在横向(在此，第一方向)上的宽度(如图5中的带箭头线段所示)，可以对应于第二器件层l2中单独器件的宽度w2。也即，光刻胶1015需要被修整(w1‑
w2)的量。
54.然后，如图6所示，可以垫层1013和光刻胶1015
′
作为刻蚀掩模，对器件层进行刻蚀，如rie。同样，刻蚀配方可以对器件层中的各层基本上无选择性。可以控制刻蚀深度为第
二器件层l2的厚度d2。
55.更一般地，可以重复结合图5描述的光刻胶修整处理以及结合图6描述的刻蚀处理。例如，可以对光刻胶依次修整(w1‑
w2)、(w2‑
w3)、(w3‑
w4)、
…
、(w
n
‑2‑
w
n
‑1)的量(对光刻胶进行修整的总量为(w1‑
w2)+(w2‑
w3)+(w3‑
w4)+
…
+(w
n
‑2‑
w
n
‑1)＝(w1‑
w
n
‑1)，这也是该项出现在以上关系式中的原因)，并在每次修整光刻胶之后，以修整后的光刻胶结合垫层1013作为刻蚀掩模，对器件层进行刻蚀，刻蚀深度可以依次为第二器件层l2的厚度d2、第三器件层l3的厚度d3、
…
、第(n
‑
1)器件层l
n
‑1的厚度d
n
‑1。
56.之后，如图7所示，可以进一步修整光刻胶(在该示例中，最后一次修整可以去除光刻胶1015
′
)。垫层1013的图案的宽度w可以对应于最上方的第三器件层l3中单独器件的宽度w3。可以垫层1013作为刻蚀掩模，对器件层进行刻蚀，如rie。同样，刻蚀配方可以对器件层中的各层基本上无选择性。可以控制刻蚀深度为第三器件层l3的厚度d3。
57.更一般地，可以去除如上所述经过一次或多次修整的光刻胶，留下垫层1013，并以垫层1013作为刻蚀掩模，对器件层进行刻蚀，刻蚀深度可以上第n器件层l
n
的厚度d
n
。
58.于是，形成了图7所示的阶梯结构。如图7所示，下方的器件层相对于上方的器件层伸出，从而形成各个台阶s1、s2。另外，对于最上方的器件层(在该示例中，第三器件层l3)，其顶部也可以称作台阶s3。台阶s1、s2、s3可以呈沿第二方向延伸的板状。在各台阶s1、s2、s3处，相应器件层l1、l2、l3的第二/漏层可以露出。另外，同一器件层中的各半导体层可以在竖直方向上基本对齐。在图7的示例中，示出了阶梯结构中的台阶s1、s2由相应器件层l1、l2中的第二/漏层10091、10092的原本顶表面限定，这是理想情况。在实际工艺中，器件层l1、l2中的第二/漏层10091、10092的露出部分可能被刻蚀掉一定厚度。
59.另外，在衬底1001中形成了沿第二方向延伸的槽，随后可以用来形成sti。
60.阶梯结构的取向不限于图7所示。根据电路设计，阶梯结构可以具有不同的取向。例如，如图8所示，第一方向上彼此相邻的器件各自的阶梯结构可以向着相反方向。以下，仅为描述方便起见，以图7所示的情形为例进行描述。图7所示的取向具有处理空间较大(特别是在顶部)的优点。
61.为形成gaa配置，可以在沟道限定层10071、10072、10073在第一方向上的相对两侧形成牺牲栅。例如，如图9所示，可以通过选择性刻蚀，使各器件层中的沟道限定层10071、10072、10073(在该示例中，为sige)在第一方向上相对凹进，以提供形成牺牲栅的空间。在该示例中，隔离限定层10031、10032、10033(在该示例中，也为sige)也会在第一方向上相对凹进大致相同的程度。例如，对沟道限定层10071、10072、10073和隔离限定层10031、10032、10033的刻蚀深度可以为约2至10nm。各器件层中的刻蚀深度可以实质上相同。为较好地控制刻蚀深度，可以采用原子层刻蚀(ale)。
62.为避免牺牲栅形成在隔离限定层10031、10032、10033的相对凹入中(这是不希望的)，如图10所示，可以在隔离限定层10031、10032、10033的相对凹入中形成插塞1017。插塞1017可以包括相对于硬掩模层1011和垫层1013具备刻蚀选择性的材料，如sic。由于如上所述各沟道限定层的厚度大于各隔离限定层的厚度，因此插塞1017可以不形成在沟道限定层10071、10072、10073的相对凹入中。具体地，可以淀积厚度大于各隔离限定层中最大的厚度但小于各沟道限定层中的最小厚度的二分之一厚的sic。于是，淀积的sic可以完全填满隔离限定层10031、10032、10033的相对凹入。可以将淀积的sic回蚀一定厚度(例如，稍大于淀
积厚度)，从而sic可以留于隔离限定层10031、10032、10033的相对凹入中形成插塞1017，而从沟道限定层10071、10072、10073的相对凹入中去除。
63.在隔离限定层10031、10032、10033相对于沟道限定层10071、10072、10073具备刻蚀选择性的情况下，可以省略插塞1017的形成。
64.之后，如图11所示，可以在沟道限定层10071、10072、10073的相对凹入中形成牺牲栅1019(可以称作“第一牺牲栅”)。第一牺牲栅1019可以包括相对于插塞1017具备刻蚀选择性的材料，例如氮化物。例如，可以淀积氮化物，并对淀积的氮化物进行竖直方向的rie，来形成第一牺牲栅1019。
65.另外，可以淀积电介质如氧化物，并对其进行平坦化如化学机械抛光(cmp)(可以停止于硬掩模层1011)，来形成隔离材料1021。隔离材料可以填充器件层中由于上述处理而导致的空隙，以便于接下来的处理。
66.通过上述形成阶梯结构的处理，各器件层在第一方向上被分离，但在第二方向上仍连续延伸。接下来，可以在第二方向上将各器件层分离。
67.如图12(a)至12(c)所示，可以在隔离材料1021上形成光刻胶1023，并将其构图为在第二方向上分离的图案，例如沿第一方向延伸的条形。这些沿第一方向延伸的条形与之前形成的沿第二方向延伸的各器件层在相交之处限定了单独器件的有源区。
68.在光刻胶1023的这些条形图案之间露出的区域中可以形成隔离。具体地，可以去除这些区域中的有源层，并填充电介质。
69.在图12(a)中，aa
′
线沿第一方向延伸，且其表示的(垂直于衬底表面的)截面穿过有源区(特别是穿过随后形成的沟道层1033用作沟道的部分)；bb
′
线沿第一方向延伸，且其表示的(垂直于衬底表面的)截面穿过随后形成的sti；cc
′
线沿第二方向延伸，且其表示的(垂直于衬底表面的)截面穿过台阶s3；dd
′
线沿第二方向延伸，且其表示的(垂直于衬底表面的)截面穿过台阶s2。
70.例如，如图13所示，可以通过例如rie，去除这些区域中的硬掩模层1011，以露出下方的器件层(在此，第三器件层l3)。然后，可以通过例如rie，去除露出的第三器件层l3。在此，可以控制刻蚀深度，使得刻蚀停止在第二器件层l2的第二源/漏层10092的顶面附近。第二器件层l2的第二源/漏层10092原本被第三器件层l3覆盖的部分可以由于第三器件层l3的去除而被露出，另一部分(即，台阶s2)则被隔离材料1021覆盖。可以通过例如rie，使隔离材料1021减少一定厚度。减少厚度的隔离材料1021的顶面可以在第二器件层的第二源/漏层10092的顶面附近，从而能够露出第二器件层l2的包括台阶s2在内的基本上整个第二源/漏层10092。
71.如图14(a)和14(b)所示，可以重复这种处理，即，去除大致一个器件层，并将隔离材料1021减少与该器件层基本上相同的厚度(以使下一器件层的顶面能够基本上完全露出)，直至到达将要形成的sti的深度。之后，可以去除光刻胶1023。于是，各器件层被分离为单独器件的有源区。在这些有源区之间的间隙中，可以通过例如淀积然后平坦化如cmp(可以停止于硬掩模层1011)的方法，来填充电介质。在此填充的电介质可以与之前的隔离材料1021包括相同的电介质如氧化物，并因此它们被一体示出为隔离材料1021
′
。
72.然后，如图15(a)至15(c)所示，可以通过干法刻蚀如rie或者湿法刻蚀，回蚀隔离材料1021
′
。回蚀后的隔离材料可以形成厚度为约d
sti
的sti 1025。注意，在附图中，仅为图
示方便起见，将sti 1025的顶面示出为与衬底1001的顶面齐平。sti 1025的顶面可以(略)低于或(略)高于衬底1001的顶面。如图15(c)所示，各器件层在第二方向上分离为单独器件的有源区。
73.通过以上工艺，限定了单独器件的有源区，且彼此叠置的有源区之间在第一方向上形成阶梯结构。
74.在此，在各个器件层中，由于第一源/漏层、沟道限定层(限定随后形成的栅堆叠)和第二源/漏层彼此叠置，为便于连接到其中每一层，也可以在各个器件层中形成阶梯结构。该阶梯结构可以形成在第二方向上，以免与以上在第一方向上形成的阶梯结构相干扰。另外，考虑到处于下方的沟道限定层和第二源/漏层各自需要分别相对伸出，可以在第二方向上的相对两侧均形成阶梯结构。
75.可以对第二方向上的相对两侧分别进行处理。在处理过程中，可以利用遮蔽层来遮蔽其他侧，而露出需要处理的一侧。
76.例如，如图16(a)至16(c)所示，可以通过例如淀积，以大致共形的方式，形成遮蔽层1027。例如，遮蔽层1027可以包括相对于硬掩模层1011、第一牺牲栅1019和sti 1025具有刻蚀选择性的材料，如sic。在遮蔽层1027上可以形成光刻胶1029(在图16(a)中，为帮助理解，光刻胶1029被显示为部分透明，以显示下方的结构)，并将其构图为能够露出各有源区在第二方向上的一侧。在所示的实施例中，光刻胶1029露出第二方向上每两个相邻有源区之间的区域。可以光刻胶1029作为刻蚀掩模，对遮蔽层1027进行刻蚀如rie，使得各有源区在第二方向上的一侧露出。之后，可以去除光刻胶1029。注意，在图16(a)中，为了方便读者明了光刻胶与有源区之间的关系，没有示出遮蔽层1027。
77.在该示例中，为便于构图，第二方向上相邻的两个有源区彼此的相反侧(在图16(a)中，上侧、下侧)露出。当然，本公开不限于此。例如，遮蔽层可以露出各个有源区在第二方向上的相同侧。
78.如以上结合图10所述，为避免牺牲栅形成在隔离限定层10031、10032、10033的外周，如图17所示，可以通过选择性刻蚀如ale，使隔离限定层10031、10032、10033(同时沟道限定层10071、10072、10073)在第二方向上相对凹进，并在如此得到的凹入中形成插塞1031。关于插塞1031的形成，例如可以参见以上结合图10的描述。插塞1031可以包括相对于硬掩模层1011和遮蔽层1027具备刻蚀选择性的材料，如氧化物。
79.图18所示，通过各沟道限定层10071、10072、10073在第二方向上的一侧露出的表面，可以通过选择性刻蚀如ale，使各沟道限定层10071、10072、10073进一步凹进，以限定栅空间。由于插塞1031的存在，隔离限定层10031、10032、10033可以不受影响。
80.由于沟道限定层10071、10072、10073可以具有相同的材料(在该示例中，sige)，且被相同的刻蚀配方刻蚀，因此在第二方向上的这一侧，各沟道限定层10071、10072、10073的凹进程度可以大致相同，且凹进之后的侧壁可以保持在竖直方向上实质上对齐，且可以保持实质上共面。
81.在另一实施例中，如图19所示，还可以使用能够作用于沟道限定层和源/漏层两者的刻蚀配方，通过例如ale，对沟道限定层和源/漏层进一步刻蚀一定深度t。这有助于实现一致的栅长。
82.如图20所示，可以通过例如外延生长，形成沟道层1033。例如，沟道层1033可以包
括相对于沟道限定层具有刻蚀选择性的半导体材料如si。控制沟道层1033的生长，使其厚度大致等于t。这样，在沟道层1033在第二方向上的相对两侧(图20中纸面内的左右两侧)可以保持基本上一致的栅长(即，大致为沟道限定层在竖直方向上的厚度)。沟道层1033可以形成为纳米片的形式。
83.外延生长也可以发生在其他半导体表面上。可以通过例如竖直方向上的rie，对外延生长的沟道层进行刻蚀，从而其可以留于硬掩模层1011的下方，而各有源区之间的空隙仍然可以保留以便用作进一步处理的加工通道。
84.如图21所示，可以通过例如淀积然后竖直方向的rie，在栅空间中形成牺牲栅1035(可以称作“第二牺牲栅”)。第二牺牲栅1035可以包括与第一牺牲栅1019相同的材料如氮化物，以便在后继的替代栅工艺中可以被同时去除。
85.另外，可以进行退火处理，以将掺杂剂从源/漏层驱入沟道层1033中将用作源/漏的部分中，以降低外电阻并提升器件性能。图21中以虚线示意性示出了沟道层1033中用作源/漏的部分(例如，实质上水平延伸的部分)与用作沟道的部分(例如，实质上竖直延伸的部分)之间的界面。这种界面可以由掺杂浓度限定。掺杂剂向沟道层1033中上下两侧用作源/漏的部分的扩散可以具有基本相同的特性，因此沟道层1033中用作沟道的部分可以自对准于相应的沟道限定层。
86.在以下，仅为图示方便起见，不再示出沟道层1033中用作源/漏的部分与用作沟道的部分之间的区别。
87.在第二方向上的这一侧，如图22(a)和22(b)所示，可以通过选择性刻蚀如ale，使各第二源/漏层10091、10092、10093以及沟道层1033(在此，均为si)位于第二牺牲栅1035顶面上的部分在第二方向上凹进(第一源/漏层10051、10052、10053以及沟道层1033位于第二牺牲栅1035底面上的部分也可以同样在第二方向上凹进)，凹进深度可以使得能够保证沟道层1033中用作沟道的部分(在此，竖直延伸部分)的完整性。于是，在各器件层中，第二牺牲栅1035相对于第二源/漏层10091、10092、10093(以及沟道层1033)伸出，从而形成“子”台阶。
88.也即，各器件层的第二牺牲栅相对于相应器件层中的第二源/漏层在第二方向上的这一侧形成了子台阶ss1(参见图34)、ss2、553。注意，在此将这种伸出部分称为“子台阶”的原因在于，这些子台阶可以形成于相应的台阶上(如上所述，图22(a)示出了台阶s3处的情形，图22(b)示出了台阶s2处的情形)。
89.另外，由于源/漏层和沟道层1033的凹进，隔离限定层10031、10032、10033的端部以及插塞1031可以悬空，并因此可以在刻蚀处理中由于侵蚀而被去除。
90.或者，可以先去除插塞1031，再进行这种选择性刻蚀。刻蚀配方可以选择为对第二源/漏层10091、10092、10093和沟道层1033以及隔离限定层10031、10032、10033均能起作用。于是，隔离限定层10031、10032、10033可以与第二源/漏层10091、10092、10093和沟道层1033一起凹进。
91.在遮蔽层1027下方由于这种凹进而形成的空隙中，可以通过例如淀积、平坦化(可以停止于遮蔽层1027)然后回蚀，来填充电介质1037(例如，氧化物)。由于遮蔽层1027的存在，电介质1037形成在其下方。图22(b)示出了第二器件层l2与第三器件层l3之间的台阶s2处的情形，第一器件层l1与第二器件层l2之间的台阶s1处同样如此。也即，电介质1037也随
各器件层一起，形成阶梯结构。也即，电介质1037限定的栅空间可以保持之前形成的阶梯结构。
92.以上，通过遮蔽层1027，实现了对各有源区在第二方向上一侧的处理。之后，可以对各有源区在第二方向上的另一侧进行处理。
93.为此，如图23所示，可以在遮蔽层1027上形成光刻胶1039，并将其构图为能够露出各有源区在第二方向上的另一侧(参见图24(a)，所述“另一侧”是各有源区在第二方向上如图16(a)中所示被遮蔽层1027遮蔽的这一侧)。在此，在第二方向上已经处理过的一侧，由于电介质1037和第二牺牲栅1035的存在(如图24(a)中的虚线圈所示)，无需特别形成单独的遮蔽层。
94.另外，考虑到以下为降低接触电阻而进行的硅化工艺，可以将光刻胶1039构图为还能够(至少部分地)露出各个台阶，而遮蔽各器件层的竖直侧壁。图24(a)至24(d)示出了利用光刻胶1039作为刻蚀掩模对遮蔽层1027进行刻蚀如rie之后的结构。之后，可以去除光刻胶1039。
95.在此，基于aa’线截取的截面穿过沟道层1033，故而在图23所示的截面图中，存在沟道层1033。另外，图中以虚线示意性示出了沟道层1033用作源/漏的部分与用作沟道的部分之间的界面。如图23所示，在第一方向上，沟道层1033用作沟道的部分的宽度可以限定栅宽。因此，第一牺牲栅1019在第一方向上的宽度可以相对较小，以免使栅宽减小。另外，在竖直方向上，沟道层1033用作沟道的部分的高度可以限定栅长，并可以基本上等于沟道限定层在竖直方向上的厚度。沟道层1033可以呈纳米片的形式，从而在第二方向上的尺寸可以(远)小于第一方向上的宽度和竖直方向上的高度。
96.可以如以上结合图16(a)至16(c)所述，形成插塞1041。插塞1041可以包括相对于第二牺牲栅1035和电介质1037具有刻蚀选择性的材料，如sic。在sic的情况下，可以先通过例如淀积形成一薄刻蚀停止层如氧化物。这有助于避免在形成插塞1041时影响到在此同为sic的遮蔽层1027
′
。
97.然后，可以通过选择性刻蚀去除沟道限定层10071、10072、10073(由于插塞1041的存在，可以避免隔离限定层10031、10032、10033在此被去除)，并在由于沟道限定层10071、10072、10073的去除而留下的栅空间中，通过例如淀积然后竖直方向的rie形成牺牲栅1043(可以称作“第三牺牲栅”)。第三牺牲栅1043可以包括与第一牺牲栅1019、第二牺牲栅1035相同的材料(在此，氮化物)，以便随后可以被一起去除。在形成第三牺牲栅1043时的rie过程中，在此同为氮化物的硬掩模层1011未被遮蔽层1027
′
遮挡的部分也可以被去除。
98.第一牺牲栅1019处于沟道层1033(具体地，其用作沟道的部分)在第一方向上的相对两侧，且第三牺牲栅1043与牺牲栅1035分处于沟道层1033(具体地，其用作沟道的部分)在第二方向上的相对两侧。也即，各牺牲栅围绕沟道层1033(具体地，用作沟道的部分)的外周。另外，如上所述，各牺牲栅可以具有大致相同的栅长，约等于沟道限定层在竖直方向上的厚度。
99.可以将隔离限定层替换为隔离材料，以实现竖直方向上相邻的器件之间的电隔离。例如，如图25(a)至25(c)所示，可以通过选择性刻蚀，去除插塞1041，以露出隔离限定层10031、10032、10033。然后，可以通过选择性刻蚀，去除隔离限定层10031、10032、10033。在由于隔离限定层10031、10032、10033的去除而留下的空间中，可以通过例如淀积然后回蚀，形
成隔离层1045，从而实现电隔离。隔离层1045可以包括相对于牺牲栅1019、1035、1043(在此，氮化物)以及电介质1037(在此，氧化物)具有刻蚀选择性的电介质材料，如sic。
100.参见图25(a)，通过各台阶s1、s2、s3，各器件层的第二源/漏层10091、10092、10093可以具有露出表面，以便随后制作到其的接触部。在各个台阶s1、s2、s3处，还可以露出各器件层的第一源/漏层10051、10052、10053，以便随后制作到其的接触部。
101.例如，如图26(a)至26(c)所示，可以形成光刻胶1047(在图26(a)中，为帮助理解，光刻胶1047被显示为部分透明，以显示下方的结构)，并将其构图为遮蔽各台阶s1、s2、s3的一部分，而露出各台阶s1、s2、s3的其余部分。也即，各台阶s1、s2、s3可以基于光刻胶1047而被分为两部分(这两部分可以具有基本上相同的面积)。在该示例中，光刻胶1047可以被构图为沿着第一方向延伸的条形，因此各台阶s1、s2、s3可以分为在第二方向上并排的两部分，且第三牺牲栅1043所在一侧的部分被露出。
102.可以光刻胶1047作为刻蚀掩模，通过选择性刻蚀如rie，在各台阶s1、s2、s3处依次选择性刻蚀相应的第二源/漏层和牺牲栅。于是，在各器件层中，在各台阶s1、s2、s3处，第一源/漏层相对于第二源/漏层和牺牲栅伸出，从而形成子台阶ss4、ss5、ss6。之后，可以去除光刻胶1047。
103.至此，已在各器件层中限定了有源区(包括第一源/漏层、第二源/漏层及它们之间的沟道层)以及(围绕沟道层的)牺牲栅。
104.为降低接触电阻，如图27(a)至27(d)所示，可以对各台阶s1、s2、s3处暴露在外的第一源/漏层和第二源/漏层进行硅化处理，以形成硅化物1049。例如，可以淀积金属如ni或nipt，并在约300至700℃的温度下退火，使得淀积的金属与第一源/漏层和第二源/漏层中的半导体元素发生反应，从而生成金属半导体化合物如nisi或niptsi。之后，可以去除未反应的剩余金属。
105.根据另一实施例，在以上结合图26(a)至26(d)描述的处理中，可以先通过例如竖直方向的rie，来去除遮蔽层1027
′
被光刻胶1047暴露的部分的水平延伸部分，以增大各子台阶ss4、ss5、ss6的面积(从而有利于随后制作到其的接触部)，同时保持遮蔽层1027
′
暴露部分的竖直延伸部分(作为侧墙)以保护侧壁。这样，可以得到如图28所示的结构。
106.接下来，可以进行替代栅工艺。
107.如图29(a)至29(c)所示，可以通过选择性刻蚀，去除遮蔽层1027
′
，去除牺牲栅1019、1035、1043。在由于牺牲栅1019、1035、1043的去除而留下的空间中，可以通过例如淀积然后竖直方向的rie，来形成栅堆叠。栅堆叠可以包括栅介质层1051和栅导体层1053。例如，栅介质层1051可以包括高k介质如hfo2，栅导体层1053可以包括金属。栅堆叠可以围绕沟道层1033(具体地，用作沟道的部分)的外周，从而形成全围绕栅结构。
108.如图29(b)和29(c)所示，在各有源区在第二方向上的一侧，存在电介质1037，故而栅堆叠与源/漏之间的交迭较小。而在各有源区在第二方向上的另一侧，栅堆叠与源/漏之间的交迭较大。为减少这种交迭并因此降低由此导致的寄生电容，可以形成例如sic的遮蔽层1055以遮蔽交迭较小的区域(第二方向上的一侧)而露出交迭较大的区域(第二方向上的另一侧)。在交迭较大的区域中，可以通过选择性刻蚀，使栅堆叠凹进一定深度(从而减小与源/漏之间的交迭)。在由于栅堆叠的凹进而形成的凹入中，可以通过例如淀积然后竖直方向的rie，填充电介质材料如氮化物(参见图30(b)中的1057)。之后，可以去除遮蔽层1055。
109.在上述实施例中，针对各器件层形成相同配置的栅堆叠(1051/1053)。但是，本公开不限于此。例如，可以针对至少一些器件层形成不同配置的栅堆叠(例如，具有不同功函数)，特别是在这些器件层中的器件具有不同导电类型的情况下。
110.例如，如图30(a)和30(b)所示，在如上所述形成针对第一器件层l1的第一栅堆叠(1051/1053)之后，可以通过例如淀积然后回蚀，在衬底1001上形成一定高度的层间电介质层1059(例如，氧化物)。层间电介质层1059的高度使得可以遮蔽在第一器件层l1中形成的第一栅堆叠(1051/1053)，而露出在第二器件层l2及第三器件层l3中形成的第一栅堆叠(1051/1053)。可以通过选择性刻蚀，去除露出的第一栅堆叠中的栅导体层1053。于是，释放了第二器件层l2及第三器件层l3中的部分栅空间。在释放的栅空间中，可以形成另一栅导体层1061(参见图31(a)和31(b))。于是，形成了针对第二器件层l2的第二栅堆叠(1051/1061)。
111.在此，第二栅堆叠与第一栅堆叠具有相同的栅介质层。但是，本公开不限于此。例如，可以去除栅介质层1051，并形成另一栅介质层。
112.另外，如果要针对第三器件层l3形成不同于第二栅堆叠的第三栅堆叠(可以同于第一栅堆叠，当然也可以不同于第一堆叠)，可以进行类似的处理。例如，可以通过淀积然后回蚀，使层间电介质1059的顶面升高，以遮蔽第一器件层l1中形成的第一栅堆叠(1051/1053)以及第二器件层l2中形成的第二栅堆叠(1051/1061)，而露出第三器件层l3中形成的第二栅堆叠。可以通过选择性刻蚀，去除露出的第二栅堆叠中的栅导体层1061。于是，释放了第三器件层l3中的部分栅空间。在释放的栅空间中，可以形成栅导体层。
113.图31(a)和31(b)示出了针对所有器件层形成相应栅堆叠之后的结构。可以通过淀积然后平坦化，形成覆盖所有器件层的层间电介质层1059
′
。
114.至此，已基本完成了器件的制作。可以在层间电介质层1059
′
中制作各种接触部，以实现电连接。
115.例如，如图32(a)至32(d)所示，分别在各台阶s1、s2、s3上，制作到相应器件层l1、l2、l3的接触部10631、10632、10633。接触部可以通过在层间电介质层1059
′
中刻蚀接触孔，并在孔中填充导电材料如金属来形成。在接触孔的侧壁和底面上，可以先形成扩散阻挡层。
116.另外，在每一个台阶上，可以设有分别到相应器件层中的第一源/漏层、第二源/漏层和栅堆叠的接触部。例如，如图32(c)所示，在台阶s3上，接触部10633可以包括到第三器件层l3中的第一源/漏层的接触部10633‑
1(在子台阶ss6上)、到第二源/漏层的接触部10633‑
2以及到栅堆叠(具体地，其中的栅导体层)的接触部10633‑
3(在子台阶ss3上)。如图32(a)所示，台阶s3上的接触部10633‑
1、10633‑
2、10633‑
3可以沿第二方向大致成直线排列。类似地，如图32(d)所示，在台阶s2上，接触部10632可以包括到第二器件层l1中的第一源/漏层的接触部10632‑
1(在子台阶ss5上)、到第二源/漏层的接触部10632‑
2以及到栅堆叠(具体地，其中的栅导体层)的接触部10632‑
3(在子台阶ss2上)。如图32(a)所示，台阶s2上的接触部10632‑
1、10632‑
2、10632‑
3可以沿第二方向大致成直线排列。在台阶s1上同样如此，尽管在此并未示出。
117.在上述实施例中，每一台阶上的接触部成直线排列。但是，本公开不限于此。例如，如图33所示，每一台阶上的接触部可以在第二方向上呈之字形排列。这样，在接触部之间的间距保持相同的情况下，可以节省面积(在保持器件在第一方向上的宽度不变时，器件在第
二方向上的尺寸可以减小)。
118.如图34所示，根据本公开实施例的半导体装置可以包括在竖直方向(z方向)上叠置的两个或更多个器件层l1、l2、l3，可以在每个器件层中限定相应的器件。每个器件层可以包括在竖直方向(z方向)上叠置的第一源/漏层、沟道层和第二源/漏层。如上所述，沟道层可以是沿第一方向(x方向)延伸的纳米片，其厚度方向在与第一方向相交(例如，垂直)的第二方向(y方向)上。沟道层在第一方向(x方向)上的宽度可以限定栅宽，在竖直方向(z方向)上的高度可以限定栅长。下层的器件层中沟道层的宽度可以大于上层的器件层中沟道层的宽度。栅堆叠可以沟道层的外周，形成gaa配置。在图34中，示出了分别针对各器件层l1、l2、l3的栅堆叠g1、g2、g3。例如，如上所述，栅堆叠g1可以包括栅介质层1051和栅导体层1053，栅堆叠g2可以包括栅介质层1051和栅导体层1061，栅堆叠g3可以包括栅介质层1051和栅导体层1053。相邻器件层之间可以设置有隔离层1045。注意，并不一定每两个相邻的器件层之间都需要隔离层。
119.下方的器件层可以相对于上方的器件层在第一方向(x方向)上伸出，从而形成阶梯结构。例如，第一器件层l1可以相对于第二器件层l2在第一方向上伸出，形成台阶s1；第二器件层l2可以相对于第三器件层l3在第一方向上伸出，形成台阶s2；第三器件层l3可以形成台阶s3。注意，并不一定每两个相邻的器件层之间都需要形成台阶。
120.另外，在各台阶s1、s2、s3上，可以形成子台阶。子台阶可以形成在相应台阶在第二方向(y方向)上的相对两端。例如，在第一台阶s1上，栅堆叠g1可以相对于第一器件层l1的第二源/漏层10091(以及第一源/漏层10051，它们可以在第二方向上的这一侧可以在竖直方向上实质上对齐)在第二方向上伸出，形成子台阶ss1；第一器件层l1的第一源/漏层10051可以相对于第二源/漏层10091以及栅堆叠g1(在此，栅堆叠g1相对于第二源/漏层10091在第二方向上凹进，以降低寄生电容，如上所述)在第二方向上伸出，形成子台阶ss4。类似地，在第二台阶s2上，栅堆叠g2可以相对于第二器件层l2的第二源/漏层10092(以及第一源/漏层10052，它们可以在第二方向上的这一侧可以在竖直方向上实质上对齐)在第二方向上伸出，形成子台阶ss2；第二器件层l2的第一源/漏层10052可以相对于第二源/漏层10092以及栅堆叠g2(在此，栅堆叠g2相对于第二源/漏层10092在第二方向上凹进，以降低寄生电容，如上所述)在第二方向上伸出，形成子台阶ss5。类似地，在第三台阶s3上，栅堆叠g3可以相对于第三器件层l3的第二源/漏层10093(以及第一源/漏层10053，它们可以在第二方向上的这一侧可以在竖直方向上实质上对齐)在第二方向上伸出，形成子台阶ss3；第三器件层l3的第一源/漏层10053可以相对于第二源/漏层10093以及栅堆叠g3(在此，栅堆叠g3相对于第二源/漏层10093在第二方向上凹进，以降低寄生电容，如上所述)在第二方向上伸出，形成子台阶ss6。
121.到各器件层l1、l2、l3的接触部可以处于相应的台阶s1、s2、s3上。到各栅堆叠g1、g2、g3的接触部可以处于相应的子台阶ss1、ss2、ss3上，到第一源/漏层10051、10052、10053的接触部可以处于相应的子台阶ss4、ss5、ss6上。
122.根据本公开实施例的半导体装置可以应用于各种电子设备。例如，可以基于这样的半导体装置形成集成电路(ic)，并由此构建电子设备。因此，本公开还提供了一种包括上述半导体装置的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、个人计算机(pc)、平板电脑、人
工智能设备、可穿戴设备或移动电源等。
123.根据本公开的实施例，还提供了一种芯片系统(soc)的制造方法。该方法可以包括上述方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
124.在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
125.以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。