论的各个实施例和/或配置之间的关系。
[0038]描述了实施例的一些变化。贯穿各个示图和说明性实施例，相同的参考标号用于表示相同的元件。应该理解，在方法之前、期间和之后可以提供额外的操作，并且对于方法的其他实施例，可以代替或消除一些描述的操作。
[0039]提供了用于形成金属-绝缘体-金属(MIM)电容器结构的机制的实施例。图1示出了根据本发明的一些实施例的半导体器件结构100的截面图示。半导体器件结构100包括金属-绝缘体-金属(MM)电容器结构150a。
[0040]如图1所示，提供衬底102。衬底102包括MM区11和非MM区12。衬底102可以由硅或其他半导体材料制成。可选地或额外地，衬底102可以包括诸如锗的其他元素半导体材料。在一些实施例中，衬底102由诸如碳化硅、砷化镓、砷化铟或磷化铟的化合物半导体制成。在一些实施例中，衬底102由诸如硅锗、碳化硅锗、磷砷化镓或磷化镓铟的合金半导体制成。在一些实施例中，衬底102包括外延层。例如，衬底102具有位于块状半导体上面的外延层。
[0041]衬底102还可以包括诸如浅沟槽隔离(STI)部件或硅的局部氧化(LOCOS)部件的隔离结构104。隔离结构可以限定并且隔离各个集成电路器件。在衬底102中和/或上形成诸如金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结晶体管(BJT)、高压晶体管、高频晶体管、P-沟道和/或η-沟道场效应晶体管(PFET/NFET等)、二极管或其他合适的元件的集成电路器件。
[0042]如图1所示，在衬底102上形成栅极堆叠件106。栅极堆叠件106包括栅极介电层108、形成在栅极介电层108上的栅电极层110。栅极介电层108由氧化硅、氮化硅或高介电常数材料(高k材料)制成。栅电极层110由多晶硅或金属材料制成。在栅极堆叠件106的侧壁上形成栅极间隔件112。在一些实施例中，栅极间隔件112由氧化硅、氮化硅和/或氮氧化硅制成。
[0043]在衬底102中形成源极/漏极区114。在衬底102上形成层间介电(ILD)层116，并且在ILD层116中形成接触结构118。接触结构118形成在ILD层116中并且与源极/漏极区114接触。接触结构118由诸如铜或铜合金的导电材料制成。
[0044]如图1所示，在衬底102上方形成互连结构120。在一些实施例中，包括金属线124和通孔126的互连结构120嵌入在金属间介电(MD)层122中。在一些实施例中，在后段制程(BEOL)工艺中形成互连结构120。金属线124和通孔126可以由诸如铜(Cu)、铝(Al)、钨(W)或其他适用的材料的导电材料制成。在一些实施例中，金属线124和通孔126是铜或铜合金。在一些实施例中，通过单镶嵌和/或双镶嵌工艺形成金属线124和通孔126。金属线124包括通过通孔126互连的多个金属层(即Mp M2、，和M顶)。
[0045]在一些实施例中，金属间介电(MD)层122由氧化硅制成。在一些其他实施例中，MD层122由未掺杂的硅酸盐玻璃(USG)、氟掺杂的硅酸盐玻璃(FSG)、碳掺杂的硅酸盐玻璃、氮化硅或氮氧化硅制成。在一些实施例中，頂D层122包括多个介电层。多个介电层中的一个或多个由诸如介电常数小于约3.0或小于约2.5的低介电常数(低k)材料制成。图1中示出的互连结构120仅用于说明的目的。互连结构120可以包括其他配置，并且可以包括一条或多条金属线和IMD层。
[0046]如图1所示，在MM区11中的衬底102上方形成MM电容器结构150a。MIM电容器结构150a是夹层结构，并且在电容器底部金属(CBM)层152和电容器顶部金属(CTM)层158之间形成绝缘层154。
[0047]如图1所示，在M頂区11中，在MD层122中形成通孔116中的一个以电连接CBM层152，并且在MD层122中形成通孔116中的一个以电连接CTM层158。在非MM区中，在MD层122中形成通孔116中的一个以电连接金属线124。在通孔116上方和顶部MD层162中形成顶部金属层160 (也称为Ma )。顶部金属层160离第一金属层M1最远。
[0048]图2示出了根据本发明的一些实施例的金属-绝缘体-金属(MM)电容器结构150a的截面图示。
[0049]如图2所示，CBM层152包括底部阻挡层152a、主要金属层152b和顶部阻挡层152c。底部阻挡层152a和顶部阻挡层152c用作抗氧化层以保护主要金属层152b不被氧化。此外，顶部阻挡层152c用作粘合层以改进主要金属层152b和绝缘层154之间的粘合。底部阻挡层152a和顶部阻挡层152c独立地包括钛(Ti)、氮化钛(TiN)、钽(Ta)或氮化钽(TaN)。在一些实施例中，主要金属层152b由铜(Cu)、铜合金、铝(Al)、铝(Al)合金、铜铝合金(AlCu)、钨(W)或钨(W)合金制成。
[0050]通过包括沉积、光刻和蚀刻工艺的工序形成CBM层152。沉积工艺包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)或适用的方法。光刻工艺包括光刻胶涂布(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗和干燥(例如，硬烘烤)。蚀刻工艺包括干蚀刻、湿蚀刻和/或其他蚀刻方法。
[0051]绝缘层154由诸如氧化硅、氮化硅或硅玻璃的介电材料制成。在一些实施例中，通过化学汽相沉积(CVD)或物理汽相沉积(PVD)形成绝缘层154。在一些实施例中，绝缘层154的厚度T1在从约7埃至约10000埃的范围内。
[0052]此外，CTM层158包括底部阻挡层158a、主要金属层158b和顶部阻挡层158c。底部阻挡层158a、主要金属层158b和顶部阻挡层158c的材料和制造方法类似于底部阻挡层152a、主要金属层152b和顶部阻挡层152c的材料和制造方法。
[0053]通过以下方程式⑴计算电容器结构150a的电容。根据方程式⑴，MM电容器结构150a的电容与K值成正比并且与d值成反比。
[0054]C(电容)=K ε 0A/d----------------------方程式(I)
[0055]ε。:真空电容率；
[0056]K:绝缘层154的相对介电常数；
[0057]A:两个板(CBM层152和CTM层158)的重叠面积；
[0058]d:绝缘层154的厚度V
[0059]此外，可以安全地存储在MM电容器结构150a中的最大能量受到击穿电压的限制。尤其是对于高压器件，击穿电压是影响MM电容器结构150a的性能的主要因素。此外，击穿电压与绝缘层154的厚度1\成正比。
[0060]在一些实施例中，为了增大MM电容器结构150a的击穿电压，增大绝缘层的厚度T1O然而，根据方程式(I)，如果K值和A值不变，当绝缘层154的厚度1\增大时，MIM电容器结构150a的电容减小。为了保持MM电容器结构150a的相同电容值，在增大绝缘层154的厚度T1的同时增大K值。因此，在一些实施例中，提供了具有高k介电层的绝缘层154。
[0061]图3A至图3C示出了根据本发明的一些实施例的形成金属-绝缘体-金属(MM)电容器结构150b的各个阶段的截面图示。
[0062]如图3A所示，在MM区11中，CBM层152包括底部阻挡层152a、主要金属层152b和顶部阻挡层152c。
[0063]如图3B所示，根据本发明的一些实施例，在形成CBM层152之后，在顶部阻挡层152c上形成高k介电层153。在一些实施例中，高k介电层153由氧化钛(TixOy，x是实数，并且I是实数)、氧化钽(TaxOy，X是实数，并且y是实数)、氮氧化钛(TixOyNz，x是实数，y是实数，并且z是实数)或氮氧化钽(Tax0yNz，X是实数，y是实数，并且z是实数)制成。在一些实施例中，高k介电层153的相对介电常数(K值)在从4至约400的范围内。在一些实施例中，高k介电层153的厚度T2在从约5埃至约50埃的范围内。
[0064]通过处理CBM层152的顶部阻挡层152c的表面形成高k介电层153。通过将氧离子注入或供应至CBM层152的顶部阻挡层152c的表面来实施该处理。在一些实施例中，处理方法包括等离子体离子化方法、微波表面下游离子化方法或熔炉/快速热退火(RTA)方法。
[0065]在一些实施例中，当使用等离子体离子化方法时，具有一氧化二氮(N2O)、水(H20)、一氧化氮(NO)或氧(O2)的等离子体用于氧化顶部阻挡层152c以形成高k介电层153。在一些实施例中，在从从0.1微托至约1000托的范围内的压力下实施等离子体离子化方法。
[0066]在一些实施例中，当使用微波表面下游离子化方法时，使用包括一氧化二氮(N2O)、水(H2O)、一氧化氮(NO)或氧(O2)的工艺气体。在一些实施例中，微波的功率在从约1W至约10000W的范围内。在一些实施例中，微波的频率在从约IMHz至约10GHz的范围内。
[0067]在一些实施例中，当使用熔炉/快速热退火(RTA)方法时，使用包括一氧化二氮(N2O)、水(H2O)、一氧化氮(NO)、氧(O2)或臭氧(O3)的