MOS晶体管的NMOS晶体管和PMOS晶体管所采用的功函数金属材料通常不同，因此需要分别去除NMOS晶体管和PMOS晶体管的伪栅极。然而，正如【背景技术】所述，现有CMOS晶体管的形成方法在蚀刻连接在一起的第一伪栅极和第二伪栅极时，在第一伪栅极去除之后，第二伪栅极易出现侧壁内凹问题，造成最终形成的CMOS晶体管性能下降。
[0039]为此，本发明提供一种新的CMOS晶体管的形成方法，所述方法在蚀刻连接在一起的第一伪栅极和第二伪栅极时，采用第一脉冲等离子体刻蚀工艺去除部分厚度的所述第一伪栅极，并暴露部分所述第二伪栅极的侧壁，第一脉冲等离子体刻蚀工艺能够防止被暴露的第二伪栅极侧壁出现弯曲或者内凹，然后形成保护层及时覆盖所述第二伪栅极被暴露的所述侧壁，从而保护所述侧壁，之后再在保护层的保护之下，采用第二脉冲等离子体刻蚀工艺去除剩余厚度的所述第一伪栅极，直至形成开口，最终开口的侧壁(亦即第二伪栅极的侧壁)保持陡直，从而保证最终形成的CMOS晶体管性能提高。
[0040]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0041]本发明实施例提供一种CMOS晶体管的形成方法，请参考图4至图9。
[0042]请参考图4，所述CMOS晶体管的形成方法首先提供半导体衬底200，半导体衬底200上具有NMOS晶体管区域(如图4中NFET所示区域)和PMOS晶体管区域(如图4中PFET所示区域)，并且NMOS晶体管区域和PMOS晶体管区域之间通常还具有浅沟槽隔离结构200A，本实施例中，所述PMOS晶体管区域为第一区域，所述NMOS晶体管区域为第二区域，因此，在图4所示平面里，所述第一区域和第二区域由浅沟槽隔离结构200A间隔。NMOS晶体管区域具有高K栅介质层202和位于高K栅介质层202上的伪栅极204，并且高K栅介质层202和伪栅极204的两侧被侧墙206覆盖。PMOS晶体管区域具有高K栅介质层201和位于高K栅介质层201上的第一伪栅极203a，并且高K栅介质层201和第一伪栅极203a的两侧被侧墙205覆盖。各侧墙的上表面和半导体衬底200的部分上表面被刻蚀停止层210覆盖，并且各侧墙的上表面和各伪栅极的上表面齐平。刻蚀停止层210可以提供相应的应力作用，并作为刻蚀步骤的终止层，以防止上述源区和漏区被过刻蚀，其材料可以为氮化硅或者碳氮化硅等。
[0043]请参考图5，图5为图4所示结构沿B-B’点划线剖切得到的示意图，图5所示剖面与图4所示剖面成90度，或者说，图5为图4所示结构沿图4中浅沟槽隔离结构200A的长度方向剖切得到的示意图。从图5中可以看到，半导体衬底200具有第一区域和第二区域(即所述第一区域和所述第二区域沿浅沟槽隔离结构200A长度方向排布)，所述第一区域为PMOS晶体管区域(如图5中PFET所示区域)，所述第二区域为NMOS晶体管区域(如图5中NFET所示区域)。本实施例中，NMOS晶体管区域和PMOS晶体管区域相连接，图5中用虚线将两者隔开以示区别。需要说明的是，在本发明的其它实施例中，所述第一区域也可以为NMOS晶体管区域，此时所述第二区域对应为PMOS晶体管区域。
[0044]本实施例中，高K介质层201与第一伪栅极203a之间还可以具有帽盖层(未示出)和界面层(未示出)，高K介质层202与第二伪栅极203b同样也可以具有帽盖层(未示出)和界面层(未示出)，所述界面层位于所述帽盖层上方。所述帽盖层可以防止后续形成的金属栅极扩散到高K介质层201，而界面层可以加强帽盖层与后续形成的金属栅极的连接作用。帽盖层的材料可以为氮化钛，界面层的材料可以为氧化硅。
[0045]本实施例中，半导体衬底200可以为:元素半导体，包括硅晶体或锗晶体，绝缘缘体上娃(Silicon On Insulator, SOI)结构或娃上外延层结构；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、或镝化铟；合金半导体，包括SiGe、GaAsP, AlInAs,AlGaAs> GaInAs> GalnP、GaInAsP 或者它们的组合。
[0046]请继续参考图5，在所述第一区域上形成第一伪栅极203a，在所述第二区域上形成第二伪栅极203b。第一伪栅极203a与第二伪栅极203b沿图4所述浅沟槽隔离结构200A长度方向相连。
[0047]本实施例中，第一伪栅极203a与第二伪栅极203b的材料可以为多晶硅、氮化硅或者无定形碳等。高K介质层201和高K介质层202的材料可以为Hf02、HFSi0、Hf0N、La203、LaAlO、Al2O3、ZrO2> ZrS1、T12 或 Y2O30
[0048]图中虽未显示，但本实施例还包括在所述第一伪栅极203a两侧分别形成第一源区(未示出)和第一漏区(未示出)，在所述第二伪栅极203b两侧分别形成第二源区(未示出)和第二漏区(未示出)。半导体衬底200除了形成有所述源区和所述漏区之外，还可以包括其它掺杂区域，例如，P型阱或η型阱。掺杂区域可以掺杂诸如硼或者BF2的P型掺杂剂，或诸如磷或砷的η型掺杂剂。
[0049]请继续参考图5，所述形成方法还包括在半导体衬底200上形成层间介质层220，层间介质层220的上表面与第一伪栅极203a的上表面和第二伪栅极203b的上表面齐平。
[0050]本实施例中，层间介质层220的材料可以是氧化硅、硼磷硅玻璃(BPSG)、氟硅玻璃(FSG)或无掺杂娃玻璃(USG)等，可以米用化学机械抛光(Chemical Mechanical Polish,CMP)等方法使层间介质层220的上表面与各伪栅极(包括第一伪栅极203a和第二伪栅极203b)上表面齐平。
[0051]请继续参考图5，形成硬掩膜层230覆盖第一伪栅极203a、第二伪栅极203b和层间介质层220,并形成光刻胶层240覆盖硬掩膜层230,之后去除位于第一伪栅极203a上的光刻胶层240和硬掩膜层230。
[0052]本实施例中，在形成硬掩膜层230后，各侧墙和各伪栅极上表面被硬掩模层230覆盖，而硬掩模230上形成有图案化的光刻胶层240。
[0053]图案化的光刻胶层240可以通过曝光和显影等工艺形成，然后以图案化的光刻胶层240为掩膜，去除位于第一伪栅极203a上的硬掩膜层230，形成图案化的硬掩膜层230。
[0054]本实施例中，硬掩膜层230的材料可以为氮化钛，氮化钛不仅能够起到掩膜层的作用，还能够防止金属发生扩散。
[0055]本实施例中，去除位于第一伪栅极203a上的光刻胶层240和硬掩膜层230之后，除了暴露第一伪栅极203a的上表面之外，同时还暴露至少部分层间介质层220上表面。或者说，为了使第一伪栅极203a的上表面完全暴露以方便后续去除第一伪栅极203a，层间介质层220上表面也会被部分暴露。
[0056]请参考图6，去除图5所示剩余的光刻胶层240。本实施例中，可以采用灰化方法去除剩余的光刻胶层240。
[0057]现有方法中，通常在去除伪栅极上的硬掩膜层之后，并未将剩余的光刻胶层全部去除，而是将剩余的光刻胶层和硬掩膜层一起作为掩模，以对伪栅极进行蚀刻。但是，剩余的光刻胶层在后续去除伪栅极的过程中会分解，形成浸染物浸染各导电结构。为此，本实施例中，特别在进行第一伪栅极203a的去除工艺之前，将剩余的光刻胶层240全部去除，而仅以剩余的硬掩膜层230为掩模，用于对第一伪栅极203a进行蚀刻，从而保证后续的第一伪栅极203a去除过程在干净的环境中进行，提高所形成的CMOS晶体管的性能。
[0058]请继续参考图6，以剩余硬掩膜层230为掩膜，采用第一脉冲等离子体刻蚀工艺去除部分厚度的第一伪栅极203a形成开口 207a，并暴露部分第二伪栅极203b的侧壁(未标注)。
[0059]现有方法采用连续波等离子体刻蚀工艺进行蚀刻，蚀刻阶段产生的反应产物会在特定的一些位置堆积(而另一些位置则没有反应产物堆积)，造成某些地方的刻蚀速率较快，而另一些地方刻蚀速率较慢。最终导致出现侧壁内凹现象。
[0060]为此，本实施例采用第一脉冲等离子体刻蚀工艺蚀刻第一伪栅极203a，在蚀刻过程中，脉冲等离子体刻蚀工艺快速地进行着蚀刻阶段和暂停阶段，蚀刻阶段产生的反应产物在暂停阶段能够进行分散，当反应产物分散之后，后一频次的蚀刻环境与前一频次的蚀刻环境相同，因此能够防止在去除第一伪栅极203a时，造成第二伪栅极203b的侧壁内凹现象。
[0061]本实施例中，所述第一脉冲等离子体刻蚀工艺进一步采用同步脉冲等离子体刻蚀工艺，同步脉冲等离子体所包含电子的温度比普通(非同步)脉冲等离子体包含电子的温度低，因此同步脉冲等离子体对第一伪栅极203a之外的其它结构损伤小，有助于提高半导体器件的性能。同步脉冲等离子体可通过使源功率(source power)的频率等于偏置功率(bias power)的频率,并且两个频率同步而产生。本实施例中，所述同步脉冲等离子体刻蚀工艺采用的气体可以包括Ar和H