部的中心部分的厚度比邻近所述沟槽的侧壁的所述下部的外周部分的厚度小至少50% ;和填充所述沟槽的顶部的整个宽度，形成所述栅电极的上部，所述上部包括具有第二电阻的同质的第二金属材料，所述第二电阻小于所述第一电阻，其中，所述栅电极的所述上部的最大宽度等于所述栅电极的所述下部的最大宽度；以及形成围绕所述栅电极的栅极介电层，其中，所述栅极介电层的顶面与所述同质的第二金属材料的顶面共面。
[0027]在上述方法中，还包括:在所述第一金属材料和所述同质的第二金属材料之间形成阻挡层，其中，所述阻挡层包括选自由T1、Ta、TiN、TaN和WN所组成族群的材料。
[0028]本发明提供的金属栅极电极具有较低的栅极电阻值，如此可降低电路的阻容延迟以及提升装置的表现。
[0029]为让本发明的上述目的、特征及优点能更明显易懂，下文特举一优选实施例，并配合附图，进行详细说明。
【附图说明】
[0030]图1为一剖面图，显示了用于场效应晶体管的公知栅极结构；
[0031]图2为一流程图，显示了根据本发明的不同实施例的栅极结构的制造方法；以及
[0032]图3A-图3H为一系列剖面图，显示了根据如图2所示方法中的一实施例中的栅极结构在不同工艺阶段中的情形。
[0033]其中，附图标记说明如下:
[0034]100?场效应晶体管；
[0035]102 ?基底；
[0036]103?有源区；
[0037]104?隔离区；
[0038]106?源极/漏极区；
[0039]108?轻度掺杂区；
[0040]110?栅极间隔物；
[0041]112?接触蚀刻停止层；
[0042]114?层间介电层；
[0043]120?栅极结构；
[0044]120a?多膜层金属栅极电极；
[0045]122?中间层；
[0046]124?栅极介电层；
[0047]126?下方部；
[0048]128?上方部；
[0049]200 ?方法；
[0050]202、204、206、208、210、212、214、216 ?步骤；
[0051]300?场效应晶体管；
[0052]302?半导体基底；
[0053]303?有源区；
[0054]304?隔离区；
[0055]306?源极/漏极区；
[0056]308?轻度掺杂源极/漏极区；
[0057]310?栅极间隔物；
[0058]312?接触蚀刻停止层；
[0059]314?层间介电层；
[0060]320?栅极结构；
[0061 ]320a?经修正金属栅极电极；
[0062]322?中间层；
[0063]324?栅极介电层；
[0064]325 ?沟槽；
[0065]326?第一金属材料；
[0066]326a?第一金属材料的第一凹口 ；
[0067]326b?第一金属材料的第二凹口；
[0068]326c?下方部的最大高度；
[0069]327?牺牲层；
[0070]328?第二金属材料；
[0071]328a?第二金属材料的突出部；
[0072]328b?金属带状物；
[0073]328c?上方部的最小高度。
【具体实施方式】
[0074]可以理解的是在下文中提供了用于解说本发明的不同特征的多个不同实施例或范例。为了简化本发明的描述，在下文中描述了构件与设置方式的特定范例。而这些范例仅作为范例之用而非用以限定本发明。举例来说，关于第一构件在一第二构件之上或上方的形成情形可能为第一构件与第二构件间的直接接触，且也可能包括在第一构件与第二构件之间形成有额外构件的情形，进而使得第一构件与第二构件之间可能不会产生直接接触情形。基于简单清楚的目的，不同构件可能采用不同比例而任意地绘示表现。此外，本发明提供了“后栅极(gate last)”的金属栅极工艺的范例，然而本领域普通技术人员可将之应用于其他工艺及或采用其他材料。
[0075]请参照图2至图3H并配合下文以解说方法200以及场效应晶体管300。图2为一流程图，显示了根据本发明一实施例的制造栅极结构320的方法200。图3A-图3H则为一系列示意图，显示了根据如图2所示的制造方法的一实施例中栅极结构320在不同阶段中的情形。可以理解的是，部分的场效应晶体管300由互补型金属氧化物半导体(CMOS)制造技术制成。如此，可以理解的是，在图2所示的方法200实施之前、之中与之后还可施行额外工艺，且仅在此简单描述了部分其他工艺。此外，为了较易了解本发明的发明概念，图2至图3H也经过简化。举例来说，虽然以下附图仅示出了用于场效应晶体管300的栅极结构320，可以理解到，集成电路可包括如电阻、电容、电感或熔丝等许多其他装置。
[0076]请参照图2与图3A，方法200启始于步骤202，首先提供包括栅极结构320的沟槽325的半导体基底302。半导体基底302可包括硅基底。半导体基底302也可包括硅锗、砷化镓或其他适当半导体材料。半导体基底302还可包括其他构件，例如多个掺杂区、埋入膜层和/或外延层。再者，半导体基底302可为绝缘层上覆半导体层的基底，例如绝缘层上覆硅(SOI)基底。在其他实施例中，半导体基底302可包括经掺杂外延层、梯度半导体层和/或还包括覆盖具有不同性质的其他半导体层的半导体层，例如位于硅锗层上的硅层。在其他范例中，可采用包括多重膜层硅结构的化合物半导体基底或可能具有多重膜层半导体结构的硅基底。
[0077]半导体基底302可包括有源区303以及多个隔离区304。依照公知技术的设计需求，有源区303可包括多个掺杂形态。在部分实施例中，有源区303可掺杂有P型或N型掺质。举例来说，有源区303可能掺杂有P型掺质，例如B或BF2，或者是掺杂有N型掺质，例如磷或砷，和/或其组合。有源区303可用于N型金属氧化物半导体晶体管(通称为NM0S)或用于P型金属氧化物半导体晶体管(通称为PM0S)。
[0078]这些隔离区304可形成于半导体基底302之上，以隔离多个有源区303。这些隔离区304可利用如局部硅氧化物(L0C0S)或浅沟槽隔离(STI)的隔离技术而形成，以定义并电性绝缘多个有源区303。在本实施例中，隔离区304包括浅沟槽隔离物。这些隔离区304可包括氧化硅、氮化硅、氮氧化硅、氟掺杂硅玻璃(FSG)、低介电常数介电材料、其他适当材料和/或其组合。这些隔离区304以及本实施例中所采用的浅沟槽隔离物可通过任何适当工艺形成。举例来说，浅沟槽隔离物的制作可包括通过公知光刻程序图案化半导体基底302、蚀刻半导体基底302在其内形成沟槽(例如采用干蚀刻、湿蚀刻和/或等离子体干蚀刻)、以及在沟槽内填入介电材料(例如通过化学气相沉积程序)。在部分实施例中，经回填的沟槽可具有多层结构，例如为包括热氧化物衬层且由氮化硅或氧化硅填满的多层结构。
[0079]值得注意的是，场效应晶体管300可采用“后栅极(gate last) ”工艺及其他CMOS技术工艺以形成场效应晶体管300的多个构件。如此，在此仅简短地描述其内的多个构件。场效应晶体管的这些多个构件是在栅极结构320形成之前采用“前栅极(gate f irst) ”工艺先行形成的。这些不同构件可包括位于有源区303内且位于栅极结构320相对侧的多个源极/漏极区(以下简称为N型与P型S/D) 306与轻度掺杂