构，但应当认识到，本发明并不限制图形化介质层104的具体形状，其亦可为周期性阵列排布的八棱柱等。
[0083]形成图形化的介质层104之后，在图形化的介质层104生长第二 GaN外延层105，本发明在GaN生长中期进行图形化的处理，形成生长窗口，利用EL0G改善机理来提高GaN材料的晶体结晶质量，进而改善HEMT器件的性能。
[0084]形成外延层105之后，在所述外延层105上生长AlGaN势皇功能层106。所述AlGaN势皇功能层106作为整个HEMT器件的势皇功能层，用以提供极化电荷，其中，A1组分的占比为20%?30%，优选是25%。所述AlGaN势皇功能层106的厚度为20?30nm。
[0085]经实验发现，采用上述A1N层101、缓冲层102、第一GaN外延层103、图形化的介质层104、第二 GaN外延层105、AlGaN势皇功能层106叠层的方式，外延薄膜质量的最佳。
[0086]继续参考图2?18所示，所述基于硅衬底的HEMT器件，还包括:
[0087]暴露出部分所述第二 GaN外延层105的台面107 ;
[0088]覆盖AlGaN势皇功能层106以及所述台面107暴露出的第二 GaN外延层105的第一钝化层108 ;
[0089]贯穿第一钝化层108和AlGaN势皇功能层106的栅极开口 109a，所述栅极109_1通过所述栅极开口 109a嵌入AlGaN势皇功能层106中；
[0090]形成于第一钝化层108上以及栅极开口 109a底部的栅极介质层110 ;
[0091]形成于栅极开口 109a底部和侧壁的势皇阻挡层111 ;
[0092]贯穿所述第一钝化层108的源极开口 109b和漏极开口 109c ；
[0093]覆盖所述栅极109-1、源极109-2、漏极109_3以及栅极介质层110的第二钝化层113 ；
[0094]形成于第二钝化层113中并暴露栅极109-1、源极109-2、漏极109-3的通孔114 ；
[0095]分别与所述栅极1091、源极1092、漏极1093电连接的栅极焊垫1161、源极焊垫1162、漏极焊垫1163。
[0096]其中，所述栅极109-1、源极109-2、漏极109-3为Ti/Al/Ti/TiN合金，所述势皇阻挡层111为TiN。
[0097]本发明还提供一种基于硅衬底的HEMT器件的制造方法，如图1所示，结合图2?18，该方法包括以下步骤:
[0098]步骤S1:提供一娃衬底100 ；
[0099]步骤S2:在所述硅衬底100上形成第一 GaN外延层103 ；
[0100]步骤S3:在所述第一 GaN外延层103上形成图形化的介质层104 ;
[0101]步骤S4:在所述第一 GaN外延层103和图形化的介质层104上形成第二 GaN外延层 105 ;
[0102]步骤S5:在所述第二 GaN外延层105上形成AlGaN势皇功能层106 ；
[0103]步骤S6:在所述AlGaN势皇功能层106上形成源极109_2、漏极109-3和栅极109-1 ο
[0104]下面结合图2至图18进一步描述本实施例的基于硅衬底的ΗΕΜΤ器件制造方法。
[0105]参考图2所示，提供一硅衬底100，所述硅衬底100可以是2英寸至12英寸硅片，但并不限于此。
[0106]继续参考图2所示，在所述硅衬底100上依次形成Α1Ν层101、缓冲层102和第一GaN外延层103。
[0107]参考图3所示，在第一 GaN外延层103上生长图形化的介质层104。具体而言，先通过低压化学气相沉积(LPCVD)的方式在所述第一 GaN外延层103上形成介质层；接着，在所述介质层上形成图形化的光刻胶层，并以所述图形化的光刻胶层为掩膜刻蚀所述介质层，形成图形化的介质层；随后，即可去除所述图形化的光刻胶层。
[0108]参考图4所示，在所述第一 GaN外延层103和图形化的介质层104上形成第二 GaN外延层105。
[0109]参考图5所示，在所述第二 GaN外延层105上形成AlGaN势皇功能层106。
[0110]参考图6所示，刻蚀所述AlGaN势皇功能层106以及部分厚度的第二 GaN外延层105和图形化的介质层104形成一台面107，所述台面107暴露出部分第二 GaN外延层105，所述台面107例如是环形台面。
[0111]参考图7所示，形成一第一钝化层108，所述第一钝化层108覆盖所述AlGaN势皇功能层106以及台面107暴露出来的第二 GaN外延层105，所述第一钝化层108的材质例如是氮化硅，可通过LPCVD或是ALD方式形成。
[0112]参考图8所示，刻蚀所述第一钝化层108和AlGaN势皇功能层106形成栅极开口109a，所述栅极开口 109a暴露所述第二 GaN外延层105。优选方案中，采用深槽刻蚀技术形成所述栅极开口 109a。所述深槽刻蚀技术中，优选采用ICP(电感耦合等离子刻蚀)刻蚀机，采用的刻蚀气体是Cl2，刻蚀速率为1?3nm/min。通过上述深槽刻蚀技术，可以准确控制刻蚀的深度，工艺重复性可以得到很好的控制。
[0113]本申请通过深槽刻蚀技术将栅区域下的AlGaN势皇功能层106刻蚀掉，当AlGaN势皇功能层106薄到一定程度时，栅区域下2DEG密度将减小到可以忽略的程度，而栅源、栅漏区域不受刻蚀影响，这些区域的2DEG密度维持原有的水平，这样的器件饱和电流以及跨导会有良好的提升。由此过降低沟道2DEG密度，使得在栅压零偏置情况下沟道的2DEG密度小到可以忽略，从而实现增强型特性。
[0114]参考图9所示，通过LPCVD方式淀积栅极介质层110，并刻蚀去除所述栅极开口109a侧壁的栅极介质层110以及所述台面107上方的第一钝化层108上的栅极介质层，仅保留所述第一钝化层108上以及栅极开口 109a底部的栅极介质层110。所述栅极介质层110的材质例如是氮化硅。
[0115]参考图10所示，形成势皇阻挡层111，所述势皇阻挡层111覆盖所述栅极介质层110和台面107上方的第一钝化层108。所述势皇阻挡层111的材质例如是氮化钛。
[0116]参考图11所示，刻蚀所述势皇阻挡层111、栅极介质层110和第一钝化层108形成源极开口 109b和漏极开口 109c，所述源极开口 109b和漏极开口 109c暴露所述AlGaN势皇功能层106。
[0117]参考图12所示，溅射形成第一金属层112，所述第一金属层112的材质例如是Ti/Al/Ti/TiN合金，所述Ti/Al/Ti/TiN的厚度例如分别为20nm、100nm、70nm、200nm，第一金属层112与AlGaN势皇功能层106形成欧姆接触。
[0118]参考图13所示，刻蚀去除所述源极开口 109b、漏极开口 109c和栅极开口 109a之外全部或者大部分区域的第一金属层112和势皇阻挡层111，从而形成栅极109-1、源极109-2、漏极 109-3。
[0119]参考图14所示，形成第二钝化层113，所述第二钝化层113覆盖栅极109_1、源极109-2、漏极109-3以及栅极介质层110，所述第二钝化层113的材质例如是氮化硅，可通过LPCVD或是ALD方式形成。
[0120]参考图15所示，刻蚀所述第二钝化层113形成通孔114，所述通孔114暴露所述栅极 109-1、源极 109-2、漏极 109-3。
[0121]参考图16所示，溅射形成第二金属层115，所述第二金属层115的材质例如是铝(Al)o
[0122]参