用于FinFET的方法和结构的制作方法
【专利说明】
[0001] 本发明要求2014年10月17日提交的标题为"Method and Structure for FinFET"的美国临时申请第62/065, 149号的权益，其全部内容结合于此作为参考。
技术领域
[0002] 本发明的实施例涉及集成电路器件，更具体地，涉及用于FinFET的方法和结构。
【背景技术】
[0003] 半导体集成电路（1C)工业已经经历了指数增长。1C材料和设计中的技术进步已 经产生了多代1C，其中，每一代都比上一代具有更小和更复杂的电路。在1C演化过程中，功 能密度（即，每芯片面积的互连器件的数量）已经普遍增大，而几何尺寸（即，可以使用制 造工艺产生的最小组件（或线））已经减小。这种按比例缩小工艺通常通过提高生产效率 和降低相关成本来提供益处。这种按比例缩小也已经增加了处理和制造1C的复杂性。
[0004] 例如，当制造诸如鳍式FET(FinFET)的场效应晶体管（FET)时，可以通过使用金属 栅电极代替通常的多晶硅栅电极来改进器件性能。形成金属栅极堆叠件的一个工艺称为替 换栅极或"后栅极"工艺，其中，"最后"制造最终的栅极堆叠件，这允许减少在形成栅极之后 实施的随后的工艺（包括高温处理）的数量。然而，执行这样的1C制造工艺存在挑战，尤 其是在先进的工艺节点（诸如N20、N16及更小）中按比例缩小1C部件的情况下。一个挑 战是从金属栅极至附近的源极/漏极区的金属挤出。
【发明内容】
[0005] 本发明的实施例提供了一种形成半导体器件的方法，包括：接收衬底，所述衬底具 有有源鳍、位于所述有源鳍上方的氧化物层、位于所述氧化物层上方的伪栅极堆叠件以及 位于所述氧化物层上方和所述伪栅极堆叠件的侧壁上的间隔件部件；去除所述伪栅极堆叠 件，从而产生第一沟槽；蚀刻所述第一沟槽中的所述氧化物层，从而产生位于所述间隔件部 件下方的空腔；在所述第一沟槽和所述空腔中沉积介电材料；以及蚀刻所述第一沟槽以暴 露出所述有源鳍，从而在所述空腔中留下所述介电材料的第一部分。
[0006] 本发明的另一实施例提供了一种形成半导体器件的方法，包括：接收衬底，所述衬 底具有位于所述衬底上方的向上投射穿过隔离结构的有源鳍、位于所述有源鳍上方的氧化 物层、位于所述隔离结构和所述氧化物层上方的伪栅极堆叠件以及位于所述隔离结构和所 述氧化物层上方与所述伪栅极堆叠件的侧壁上的间隔件部件；去除所述伪栅极堆叠件，从 而形成第一沟槽，其中，所述第一沟槽暴露出所述氧化物层；部分地去除所述第一沟槽中的 所述氧化物层，从而在所述间隔件部件下方产生空腔以及在所述有源鳍上方产生所述氧化 物层的部分；在所述第一沟槽和所述空腔中沉积介电材料；蚀刻所述第一沟槽以暴露出所 述有源鳍，从而在所述间隔件部件下方留下所述介电材料的第一部分；以及在所述第一沟 槽中形成栅极堆叠件，所述栅极堆叠件接合所述有源鳍。
[0007] 本发明的又一实施例提供了一种半导体器件，包括：衬底，具有位于所述衬底上方 的向上投射穿过隔离结构的有源鳍；栅极堆叠件，位于所述隔离结构上方并且接合所述有 源鳍；氮化硅层，位于所述有源鳍上方并且邻近所述栅极堆叠件；以及间隔件部件，位于所 述隔离结构上方、位于所述氮化硅层上方以及位于所述栅极堆叠件的侧壁上。
【附图说明】
[0008] 当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业 中的标准实践，各个部件未按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨 论，各个部件的尺寸可以任意地增大或减小。
[0009] 图1A和图1B示出了根据本发明的各个方面的制造半导体器件的方法的流程图。
[0010] 图2A、图2B、图3、图4、图5、图6A、图6B、图6C、图6D、图7A、图7B、图8A、图8B、图 8C、图9、图10A、图10B、图11、图12和图13是根据一些实施例的根据图1A和图1B的方法 形成半导体器件的立体图和截面图。
【具体实施方式】
[0011] 以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。 下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本 发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二 部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的 部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例 中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论 的各个实施例和/或配置之间的关系。
[0012] 而且，为便于描述，在此可以使用诸如"在…之下"、"在…下方"、"下部"、"在…之 上"、"上部"等的空间相对术语，以描述如图所示的一个元件或部件与另一个（或另一些） 元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中 的不同方位。装置可以以其他方式定向（旋转90度或在其他方位上），而本文使用的空间 相对描述符可以同样地作相应的解释。
[0013] 本发明总的来说涉及半导体器件，并且更具体地，涉及具有FinFET的半导体器 件。本发明的目的是提供在FinFET "后栅极"工艺中有效地防止金属挤出的方法和结构。 在后栅极工艺中，在衬底上方形成伪栅极堆叠件作为用于实栅极堆叠件的预留位置。然后 形成围绕伪栅极堆叠件的间隔件部件。在邻近间隔件部件形成源极/漏极部件之后，去除 伪栅极堆叠件，从而留下由间隔件围绕的开口。最后，在开口中形成金属栅极。当去除伪栅 极堆叠件时，可能出现过蚀刻问题，过蚀刻问题导致在金属栅极和源极/漏极部件之间具 有薄隔离层或没有隔离层。因此，金属材料从金属栅极扩散至源极/漏极部件内，从而导致 制造缺陷。本发明提供了解决上述问题的方法和结构。
[0014] 现在参照图1A和图1B，根据本发明的各个方面，示出了形成半导体器件的方法10 的流程图。方法10仅是实例，并且不旨在限制权利要求中明确记载的以外的本发明。可以 在方法10之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可以代替、消 除或移动描述的一些操作。下面结合图2A至图13描述方法10,图2A至图13示出了处于 各个制造阶段的半导体器件100的部分。器件100可以是在1C或其部分的处理期间制造 的中间器件，1C或其部分可以包括SRAM和/或其他逻辑电路；诸如电阻器、电容器和电感 器的无源组件；以及诸如P型FET (PFET)、η型FET (NFET)、FinFET、金属氧化物半导体场效 应晶体管（MOSFET)、互补金属氧化物半导体（CMOS)晶体管、双极晶体管、高压晶体管、高频 晶体管、其他存储单元和它们的组合的有源组件。
[0015] 在操作12中，方法10 (图1A)接收衬底102,衬底102具有形成在其中和/或其上 的各种结构。共同参照图2A和图2B。图2A是半导体器件100的立体前视图，而图2B是沿 着图2A的" 1-1"线的半导体器件100的立体侧视图。器件100包括衬底102和位于衬底 102上方的隔离结构106。衬底102包括穿过隔离结构106向上投射的有源鳍104。器件 100还包括氧化物层108、伪栅极堆叠件110和间隔件部件112。氧化物层108覆盖有源鳍 104。伪栅极堆叠件110位于隔离结构106和氧化物层108上方，并且沿着鳍的宽度方向接 合有源鳍104的部分。间隔件部件112位于隔离结构106和氧化物层108上方以及位于伪 栅极堆叠件110的侧壁上。下面将进一步描述器件100的各个上述结构。
[0016] 在本实施例中，衬底102是硅衬底。可选地，衬底102可以包括：诸如锗的另一元 素半导体；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包 括 SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP 和 / 或 GalnAsP 的合金半导体；或它们的组 合。在又另一可选实施例中，衬底102是诸如掩埋介电层的绝缘体上半导体（SOI)。
[0017] 鳍104适合于形成p型FinFET或η型FinFET。可以使用包括光刻和蚀刻工艺的 合适的工艺制造鳍104。光刻工艺可以包括：在衬底102上面形成光刻胶层（抗蚀剂），将 光刻胶曝光成图案，实施曝光后烘烤工艺，以及显影光刻胶以形成包括光刻胶的掩蔽元件。 然后掩蔽元件用于在衬底102内蚀刻凹槽，从而在衬底102上留下鳍104。蚀刻工艺可以包 括干蚀刻、湿蚀刻、反应离子蚀刻（RIE)和/或其他合适的工艺。可选地，可以使用芯轴间 隔件双重图案化光刻形成鳍104。形成鳍104的方法的许多其他实施例可以是合适的。
[0018] 隔离结构106可以由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃（FSG)、低k 介电材料和/或其他合适的绝缘材