包围集成电路布线附近的贯通基板通孔的非连续虚拟结构的制作方法
【技术领域】
[0001]本发明涉及集成电路(IC)中的多级布线连接半导体设备，更具体地，涉及包括贯通基板通孔(through-substrate via)的堆叠式集成电路。
【背景技术】
[0002]贯通基板通孔(TSV)实施在各种多叠层分层式三维(3D)集成电路中，并且提供了穿过一个或多个集成电路层的垂直连接。每层均由具有图案化其中的电路元件的基板、前端线路(FEOL)处理、以及在基板表面上构造的互连布线、提供电路元件之间的连接的后端线路(BEOL)处理组成。参考图1A，示出了与TSV邻近的常规多级布线结构100的俯视图。BEOL处理在由诸如体硅基板103的体基板支撑的一个或多个介电层107中形成多个常规图案化的金属层102和104以及互连过孔106。图1B中示出了常规的多级布线结构100的截面图。第一金属层级102位于第二金属层级104的下方。中间级过孔106连接一个或多个第二金属层级线104与第一金属层级线102。在图案化金属层102至104与过孔106之后，电路布线排除区域(circuit wiring keep out zone，K0Z)内的一个或多个介电层107的一部分被垂直贯穿蚀刻，然后，随后填充有金属材料，以形成延伸穿过多级布线结构100的金属TSV 108。
[0003]然而，因为在BEOL处理中形成(S卩，堆叠)介电层，所以在TSV插入之后，金属层102至104以及过孔106的图案被扭曲。例如，与保留用于TSV 108的区域邻近的介电层的内侧可实现金属图案扭曲效果。因此，扭曲的金属图案可危及3D集成线路布线100的可靠性和性會K。
【发明内容】
[0004]根据本发明的至少一种实施方式，一种包括形成在基板上的多个堆叠式介电层级的3D集成电路包括图案化在电路布线排除区域(KOZ)周围的对应介电层级中的多个非连续的虚拟墙(non-contiguous dummy wall)。非连续的虚拟墙形成在电路布线KOZ中并且具有沿着限定长度的第一方向延伸的外侧和相对的内侧。电路布线段位于第一金属层级处并且第二电路布线段位于与第一金属层级不同的第二金属层级处。第一金属层级和第二金属层级位于至少一个非连续的虚拟墙的相邻内侧。
[0005]根据另一实施方式，一种形成3D集成电路布线的方法包括:将多个介电层级堆叠在基板上，以限定3D集成电路布线的厚度。该方法进一步包括:执行后端线路(BEOL)处理，以在介电层级的至少一个中图案化金属层级和过孔。该方法进一步包括:在相应的金属层级处图案化多个非连续的虚拟墙元件。该方法进一步包括:在相关联的电路布线排除区域(KOZ)中形成贯通基板通孔(TSV)。
[0006]通过本发明的技术实现了附加特征。此处详细描述了其他实施方式并且将其他实施方式视为要求保护发明的一部分。为了通过特征更好地理解本发明，参考描述和附图。
【附图说明】
[0007]具体指出了被视为本发明的主题并且在本说明书结尾的权利要求中明确要求保护本主题。从结合所附附图进行的下列细节描述中，上述特征显而易见:
[0008]图1A是示出了根据BEOL处理以穿过3D集成电路层并且在多个金属层级和过孔附近形成TSV的常规3D集成电路布线的俯视图。
[0009]图1B是图1A中示出的常规3D集成电路布线的截面图；
[0010]图2A是示出了根据本公开的非限制性实施方式的遵循形成使得金属层和过孔元件与排除区域(KOZ)隔离的多个非连续的虚拟墙元件的图案化处理的3D集成电路布线的俯视图；
[0011]图2B是示出了根据本公开的非限制性实施方式的遵循形成使得金属层和过孔元件与排除区域(KOZ)隔离距离(d)的多个非连续的虚拟墙元件的图案化处理的3D集成电路布线的俯视图；
[0012]图3是根据非限制性实施方式的沿着图2A中的线A-A截取的3D集成电路布线中包括的有源金属层和过孔的截面图；
[0013]图4是根据非限制性实施方式的沿着图2A中的线B-B截取的3D集成电路布线中包括的非连续虚拟墙元件的一部分的截面图；
[0014]图5是示出了根据本公开的非限制性实施方式的在由非连续虚拟墙元件限定的KOZ中形成TSV之后的图2中所示的3D集成电路布线的俯视图；
[0015]图6是示出了根据本公开的另一非限制性实施方式的遵循形成使得金属层和过孔元件与排除区域(KOZ)隔离的多个非连续虚拟墙元件的图案化处理的3D集成电路布线的俯视图；
[0016]图7是示出了根据本公开的又一非限制性实施方式的遵循形成使得金属层和过孔元件与排除区域(KOZ)隔离的多个非连续虚拟墙元件的图案化处理的3D集成电路布线的俯视图；以及
[0017]图8是示出了根据本公开的非限制性实施方式的形成3D集成电路布线的方法的流程图。
【具体实施方式】
[0018]本公开的各种实施方式提供3D集成电路布线，3D集成电路布线包括在BEOL制备处理中保持有源金属层和/或过孔元件的图案化的一个或多个非连续的虚拟墙元件。该非连续的虚拟墙元件在每层中与有源金属层和/或过孔元件同时图案化。因此，可在3D集成电路布线的每层中形成非连续的虚拟墙元件。
[0019]根据已知的BEOL处理，非连续的虚拟墙元件自身也由金属构成并且使得有源金属层与排除区域(KOZ)隔离。KOZ限定其中蚀刻一个或多个介电层从而形成垂直延伸贯穿的过孔的区域。然后，随后用诸如金属材料的导电材料填充过孔，以形成贯通基板过孔(TSV)。与使用连续的虚拟结构以保护有源金属区域免于在完全形成有源金属层之后可能引入的湿气和碎肩的常规3D集成电路布线不同，本发明的非连续的虚拟墙元件在BEOL制备处理中的通过层保护了有源金属层和过孔层的图案，而不会将任何额外的机械应力引入至附近过孔。通过这种方式，防止了有源金属层和互连的扭曲影响，尤其防止了在由非连续虚拟墙元件支撑的有源金属层的侧部处的扭曲影响。
[0020]现参考图2A和图2B，根据本公开的非限制性实施方式示出了3D集成电路布线200的俯视图。示出了3D集成电路布线200遵循形成多个有源金属层204至206、过孔208以及一个或多个非连续虚拟墙元件210的图案化处理。应当认识到，可以使用已知的BEOL处理来形成一个或多个介电层202，该一个或多个介电层202形成在诸如体硅基板(未示出)的体基板上。每个介电层202均限定了 3D集成电路布线200的介电层级。
[0021]有源金属层限定了3D集成电路布线200的金属层级(metallevel)。金属层级包括第一有源金属层204和设置在与第一金属层204不同的层上的第二有源金属层206。金属层204至206中的每个均可被配置为一个或多个集成电路布线段(integrated circuit wiresegment)。根据实施方式，第一金属层204位于第二金属层206的下方。应当认识到，除图2中示出的之外，可以包括的多个金属层。包括导电材料(例如，金属)的一个或多个过孔208将第一有源金属层204连接至第二有源金属层206，从而在第一有源金属层204与第二有源金属层206之间建立电连接。因此，可以使用一个或多个导电过孔元件208将第二金属层206垂直(例如，沿着Z轴)连接至第一金属层204(见图3)。
[0022]非连续的虚拟墙元件210使第一金属层204、第二金属层206以及过孔元件208与介电KOZ 212隔离。虚拟墙元件210沿着限定长度的第一轴(例如，X轴)延伸，并且虚拟墙元件210沿着限定宽度的第二轴(例如，Y轴)延伸。尽管图2A示出了靠着KOZ边界线202形成的集成电路布线元件204、206，然而，应当认识到，例如，如图2B中示出的，被配置为集成电路布线的一个或多个金属层可与介电层202隔开距离(d)。
[0023]如上所述，虚拟墙元件210在BEOL处理过程中与形成金属层204至206和过孔元件208同时由金属材料图案化。使用各种金属蚀刻技术来形成墙，包括但不限于反应离子蚀亥IJ。不同于用于保护有源区域免于湿气和碎肩的常规连续金属墙，虚拟墙元件210非连续地设置在KOZ 212中。即，各个独立虚拟墙元件210彼此分离，从而使得虚拟墙元件210成为非连续的墙。这样的非连续的元件在各种制备热循环过程中和制备热循环之后对于结构扩展具有一定的自由度。
[0024]根据实施方式，虚拟墙元件210的各层包括有每层金属层204至206。通过这种方式，每个虚拟墙元件210还沿着3D集成电路布线200的厚度延伸，S卩，Z轴延伸(见图4)。通过这种方式，虚拟墙元件210使所有的有源金属层204至206以及过孔210与KOZ 212隔离。因此，可以根据3D集成电路布线200的具体应用或设计来设计虚拟墙210的图案。
[0025]尽管示出了四组虚拟墙元件210，然而，应当认识到，本发明的其他实施方式可包括更少或更多的虚拟墙元件210。例如，如果金属层204至206仅形成在KOZ 212的两侧上，则两个虚拟墙元件210可被图案化为相对的以用单个连续的墙来墙包围整个KOZ 212。因此，可以减少材料与制备处理步骤。
[0026]现转向图5，TSV 214形成在KOZ 212中。TSV 214垂直延伸，S卩，沿着Z轴(图5中未示出)延伸，并且TSV 214根据已知的TSV形成处理而形成。例如，TSV 214包括导电金属材料，以提供本领域普通技术人员所理解的穿过3D集成电路布线200的垂直电连接。当形成TSV214时，虚拟墙元件210使第一金属层204、第二金属层206以及过孔元件208与TSV 214隔离。通过这种方式，进一步保护和保持在BEOL制备阶段形成的图案化的金属层204至206以及过孔元件208，从而改善了3D集成电路布线200的整体的可靠性和质量。
[0027]转向图6，示出了根据本公开的另一实施方式的3D集成电路布线200’JD集成电路布线200’被示出为遵循形成在BEOL制造处理过程中保护金属图案并将有源金属层204’至206’和过孔元件208’与KOZ 212’隔离的多个非连续的虚