带电感双电源供电的运算放大器及模数转换器的制作方法

本发明属于集成电路技术领域，具体涉及一种带电感双电源供电的运算放大器及模数转换器。

背景技术：

随着无线通信技术的不断发展，对具有射频和中频采样的高速高精度模拟/数字转换器(Analog to Digital Converter,简称ADC)的需求不断提升，ADC的高采样率使得它具有高带宽，因此能携带更多的信息量，简化了反折叠滤波器和系统的设计，同时提供很高的设计灵活性，能够更好的助力软件无线电的设计。

运算放大器是高速高精度流水线ADC的关键模块，随着流水线ADC采样速度的提高，特别是视频(Radio Frequency,简称RF)采样之后，对运算放大器建立时间的要求已经缩短到ps级别，对运放设计者带来了严重的挑战。虽然可以采用时域交织结构来提高整体ADC的速度，但是这种结构的ADC通常会引入offset，gain，timing，bandwidth等失配，这些失配限制了ADC的整体性能。单通道GS/s高速高精度流水线ADC也已经被设计出来，但是需要采用数字前台和后台校准实现，运算放大器成为限制ADC性能提高的关键因素。

传统的运算放大器都很难同时满足高速高精度的要求，因此设计出一种能同时满足高增益高带宽的新结构运算放大器就成了需求。

技术实现要素：

本发明克服现有技术不足，在对传统运算放大器进行比较分析之后，采用了一种将折叠结构和套筒结构级联的复合结构，同时引入串联电感，使运算放大器整体的性能得到显著提升。其开环增益可达到90dB以上，开环增益带宽积达到20GHZ以上，在12dB增益处，带宽高达6.7GHZ，适用于不同场合的具有高速高精度要求的电路中。

本发明的一个实施例提供了一种带电感双电源供电的运算放大器10，包括前置放大器11和主放大级电路13；所述前置放大器11包括第一开关M1、第二开关M2、第三开关M3、第四开关M4、第五开关M5、第一电感L1及第二电感L2；所述主放大级电路13包括第六开关M6、第七开关M7、第八开关M8、第九开关M9、第十开关M10、第十一开关M11、第十二开关M12及第十三开关M13；其中，

所述第一电感L1、所述第四开关M4、所述第二开关M2及所述第一开关M1依次串接于电压源VDD与接地端GND之间；所述第二电感L2、所述第五开关M5及所述第三开关M3依次串接于电压源VDD与所述第二开关M2和所述第一开关M1串接形成的节点C处之间；所述第四开关M4与所述第五开关M5的控制端输入反馈电平V_CMFB，所述第二开关M2的控制端电连接至第一输入端VIN1，所述第三开关M3的控制端电连接至第二输入端VIN2，所述第一开关M1的控制端输入第五电压VB5；

所述第十二开关M12、所述第十开关M10、所述第八开关M8及所述第六开关M6依次串接于电压源VDD与接地端GND之间；所述第十三开关M13、所述第十一开关M11、所述第九开关M9及所述第七开关M7依次串接于电压源VDD与接地端GND之间；所述第十二开关M12的控制端及所述第十三开关M13的控制端均输入第一电压VB1，所述第十开关M10的控制端电连接至所述第十二开关M12与所述第十开关M10串接形成的节点D处，所述第十一开关M11的控制端电连接至所述第十三开关M13与所述第十一开关M11串接形成的节点E处，所述第八开关M8的控制端电连接至所述第八开关M8与所述第六开关M6串接形成的节点F处，所述第九开关M9的控制端电连接至所述第九开关M9与所述第七开关M7串接形成的节点G处，所述第六开关M6的控制端电连接至所述第四开关M4与所述第二开关M2串接形成的节点A处，所述第七开关M7的控制端电连接至所述第五开关M5与所述第三开关M3串接形成的节点B处，第一输入端VOUT1电连接至所述第十开关M10与所述第八开关M8串接形成的节点H处，第二输出端VOUT2电连接至所述第十一开关M11与所述第九开关M9串接形成的节点I处。

在本发明的一个实施例中，所述第一开关M1、所述第二开关M2、所述第三开关M3、所述第四开关M4、所述第五开关M5、所述第六开关M6、所述第七开关M7、所述第八开关M8及所述第九开关M9为NMOS晶体管且其控制端为NMOS晶体管的栅极，所述第十开关M10、所述第十一开关M11、所述第十二开关M12及所述第十三开关M13为PMOS晶体管且其控制端为PMOS晶体管的栅极。

在本发明的一个实施例中，所述主放大级电路13还包括第一放大器131；

所述第十开关M10的控制端电连接至所述第十二开关M12与所述第十开关M10串接形成的节点D处，所述第十一开关M11的控制端电连接至所述第十三开关M13与所述第十一开关M11串接形成的节点E处，包括：

所述第一放大器131的正输入端电连接至所述第十三开关M13与所述第十一开关M11串接形成的节点E处，其负输入端电连接至所述第十二开关M12与所述第十开关M10串接形成的节点D处，其正输出端电连接至所述第十开关M10的控制端，其负输出端电连接至所述第十一开关M11的控制端。

在本发明的一个实施例中，所述第一放大器131包括第十四开关M14、第十五开关M15、第十六开关M16、第十七开关M17、第十八开关M18、第十九开关M19、第二十开关M20及第二十一开关M21；其中，

所述第二十开关M20、所述第十八开关M18、所述第十六开关M16及所述第十四开关M14依次串接于电压源VDD与接地端GND之间，所述第二十一开关M21、所述第十九开关M19、所述第十七开关M17及所述第十五开关M15依次串接于电压源VDD与接地端GND之间；所述第二十开关M20的控制端及所述第二十一开关M21的控制端均输入第一电压VB1，所述第十八开关M18的控制端及所述第十九开关M19的控制端均输入第二电压VB2，所述第十六开关M16的控制端及所述第十七开关M17的控制端均输入第三电压VB3，所述第十四开关M14的控制端及所述第十五开关M15的控制端分别作为所述第一放大器131的两个输入端VNI1、VNI2，所述第十八开关M18与所述第十六开关M16串接形成的节点J及所述第十九开关M19与所述第十七开关M17串接形成的节点K分别作为所述第一放大器131的两个输出端VNO1、VNO2。

在本发明的一个实施例中，所述第十四开关M14、所述第十五开关M15、所述第十六开关M16及所述第十七开关M17为NMOS晶体管且其控制端为NMOS晶体管的栅极，所述第十八开关M18、所述第十九开关M19、所述第二十开关M20及所述第二十一开关M21为PMOS晶体管且其控制端为PMOS晶体管的栅极。

在本发明的一个实施例中，所述主放大级电路13还包括第二放大器133；

所述第八开关M8的控制端电连接至所述第八开关M8与所述第六开关M6串接形成的节点F处，所述第九开关M9的控制端电连接至所述第九开关M9与所述第七开关M7串接形成的节点G处，包括：

所述第二放大器133的正输入端电连接至所述第八开关M8与所述第六开关M6串接形成的节点F处，其负输入端电连接至所述第九开关M9与所述第七开关M7串接形成的节点G处，其正输出端电连接至所述第九开关M9的控制端，其负输出端电连接至所述第八开关M8的控制端。

在本发明的一个实施例中，所述第二放大器133包括第二十二开关M22、第二十三开关M23、第二十四开关M24、第二十五开关M25、第二十六开关M26、第二十七开关M27、第二十八开关M28及第二十九开关M29；其中，

所述第二十八开关M28、所述第二十六开关M26、所述第二十四开关M24及所述第二十二开关M22依次串接于电压源VDD与接地端GND之间，所述第二十九开关M29、所述第二十七开关M27、所述第二十五开关M25及所述第二十三开关M23依次串接于电压源VDD与接地端GND之间；所述第二十六开关M26的控制端及所述第二十七开关M27的控制端均输入第二电压VB2，所述第二十四开关M24的控制端及所述第二十五开关M25的控制端均输入第三电压VB3，所述第二十二开关M22的控制端及所述第二十三开关M23的控制端输入第四电压VB4，所述第二十八开关M28的控制端及所述第二十九开关M29的控制端分别作为所述第二放大器133的两个输入端VPI1、VPI2，所述第二十六开关M26与所述第二十四开关M24串接形成的节点L及所述第二十七开关M27与所述第二十五开关M25串接形成的节点M分别作为所述第二放大器133的两个输出端VNO1、VNO2。

在本发明的一个实施例中，所述第二十二开关M22、所述第二十三开关M23、所述第二十四开关M24及所述第二十五开关M25为NMOS晶体管且其控制端为NMOS晶体管的栅极，所述第二十六开关M26、所述第二十七开关M27、所述第二十八开关M28及所述第二十九开关M29为PMOS晶体管且其控制端为PMOS晶体管的栅极。

本发明的另一个实施例提供了一种模数转换器，包括运算放大器，其中，所述运算放大器为上述任一所述的带电感双电源供电的运算放大器10。

本发明实施例，具备如下优点：

1、采用电感并联补偿技术，在前置放大器的电路中串联两个电感，提升相位裕度，加快运算放大器的建立时间，减小功耗；

2、采用输出摆幅缩放技术，在主放大级电路中减少一个尾电流源，从而实现增大输出电压摆幅的目的；

3、采用增益自举技术，在主放大级加入两个辅助放大器，包含前置放大器，采用简单的有源负载共源放大器，使用NMOS管作为负载，采用双电源电压技术，分别给前置放大器与主放大级提供电压。

附图说明

图1为本发明实施例提供的一种带电感双电源供电的运算放大器的电路结构示意图；

图2为本发明实施例提供的另一种带电感双电源供电的运算放大器的电路结构示意图；

图3为本发明实施例提供的一种第一放大器的电路结构示意图；

图4为本发明实施例提供的一种第二放大器的电路结构示意图；

图5为本发明实施例提供的一种带电感双电源供电的运算放大器的小信号等效电路示意图；

图6为本发明实施例提供的一种带电感双电源供电的运算放大器在整体运放未加电感时的幅频特性示意图；

图7为本发明实施例提供的一种带电感双电源供电的运算放大器在整体运放加了电感时的幅频特性示意图；

图8为本发明实施例提供的一种带电感双电源供电的运算放大器在整体运放未加电感时的幅频和相频特性示意图；

图9为本发明实施例提供的一种带电感双电源供电的运算放大器在整体运放加了电感时的幅频和相频特性示意图；

图10为本发明实施例提供的一种带电感双电源供电的运算放大器在整体运放未加电感时的阶跃响应特性示意图；

图11为本发明实施例提供的一种带电感双电源供电的运算放大器在加了电感时的阶跃响应特性示意图。

具体实施方式

本发明提供的是一种具有高增益，高带宽和低功耗性能的全差分运算放大器。与传统的运算放大器相比，其采用了一种将折叠结构和套筒结构级联的复合结构，包含一个前置放大器和主放大级电路，同时在前置放大器中引入串联电感，提高了放大器的整体性能，降低了功耗，适用于各种不同高速高精度的应用场合。为了使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施实例进行详细描述。

实施例一

请参见图1，图1为本发明实施例提供的一种带电感双电源供电的运算放大器的电路结构示意图。该带电感双电源供电的运算放大器10包括前置放大器11和主放大级电路13；前置放大器11包括第一开关M1、第二开关M2、第三开关M3、第四开关M4、第五开关M5、第一电感L1及第二电感L2；主放大级电路13包括第六开关M6、第七开关M7、第八开关M8、第九开关M9、第十开关M10、第十一开关M11、第十二开关M12及第十三开关M13。

具体地，第一电感L1、第四开关M4、第二开关M2及第一开关M1依次串接于电压源VDD与接地端GND之间；第二电感L2、第五开关M5及第三开关M3依次串接于电压源VDD与第二开关M2和第一开关M1串接形成的节点C处之间；第四开关M4与第五开关M5的控制端输入反馈电平V_CMFB，第二开关M2的控制端电连接至第一输入端VIN1，第三开关M3的控制端电连接至第二输入端VIN2，第一开关M1的控制端输入第五电压VB5；

第十二开关M12、第十开关M10、第八开关M8及第六开关M6依次串接于电压源VDD与接地端GND之间；第十三开关M13、第十一开关M11、第九开关M9及第七开关M7依次串接于电压源VDD与接地端GND之间；第十二开关M12的控制端及第十三开关M13的控制端均输入第一电压VB1，第十开关M10的控制端电连接至第十二开关M12与第十开关M10串接形成的节点D处，第十一开关M11的控制端电连接至第十三开关M13与第十一开关M11串接形成的节点E处，第八开关M8的控制端电连接至第八开关M8与第六开关M6串接形成的节点F处，第九开关M9的控制端电连接至第九开关M9与第七开关M7串接形成的节点G处，第六开关M6的控制端电连接至第四开关M4与第二开关M2串接形成的节点A处，第七开关M7的控制端电连接至第五开关M5与第三开关M3串接形成的节点B处，第一输入端VOUT1电连接至第十开关M10与第八开关M8串接形成的节点H处，第二输出端VOUT2电连接至第十一开关M11与第九开关M9串接形成的节点I处。

优选地，请参见图2，图2为本发明实施例提供的另一种带电感双电源供电的运算放大器的电路结构示意图。该主放大级电路13还包括第一放大器131和第二放大器133。其中，第一放大器131的正输入端电连接至第十三开关M13与第十一开关M11串接形成的节点E处，其负输入端电连接至第十二开关M12与第十开关M10串接形成的节点D处，其正输出端电连接至第十开关M10的控制端，其负输出端电连接至第十一开关M11的控制端；第二放大器133的正输入端电连接至第八开关M8与第六开关M6串接形成的节点F处，其负输入端电连接至第九开关M9与第七开关M7串接形成的节点G处，其正输出端电连接至第九开关M9的控制端，其负输出端电连接至第八开关M8的控制端。

具体地，请参见图3，图3为本发明实施例提供的一种第一放大器的电路结构示意图。该第一放大器131包括第十四开关M14、第十五开关M15、第十六开关M16、第十七开关M17、第十八开关M18、第十九开关M19、第二十开关M20及第二十一开关M21；其中，第二十开关M20、第十八开关M18、第十六开关M16及第十四开关M14依次串接于电压源VDD与接地端GND之间，第二十一开关M21、第十九开关M19、第十七开关M17及第十五开关M15依次串接于电压源VDD与接地端GND之间；第二十开关M20的控制端及第二十一开关M21的控制端均输入第一电压VB1，第十八开关M18的控制端及第十九开关M19的控制端均输入第二电压VB2，第十六开关M16的控制端及第十七开关M17的控制端均输入第三电压VB3，第十四开关M14的控制端及第十五开关M15的控制端分别作为第一放大器131的两个输入端VNI1、VNI2，第十八开关M18与第十六开关M16串接形成的节点J及第十九开关M19与第十七开关M17串接形成的节点K分别作为第一放大器131的两个输出端VNO1、VNO2。

具体地，请参见图4，图4为本发明实施例提供的一种第二放大器的电路结构示意图。该第二放大器133包括第二十二开关M22、第二十三开关M23、第二十四开关M24、第二十五开关M25、第二十六开关M26、第二十七开关M27、第二十八开关M28及第二十九开关M29；其中，第二十八开关M28、第二十六开关M26、第二十四开关M24及第二十二开关M22依次串接于电压源VDD与接地端GND之间，第二十九开关M29、第二十七开关M27、第二十五开关M25及第二十三开关M23依次串接于电压源VDD与接地端GND之间；第二十六开关M26的控制端及第二十七开关M27的控制端均输入第二电压VB2，第二十四开关M24的控制端及第二十五开关M25的控制端均输入第三电压VB3，第二十二开关M22的控制端及第二十三开关M23的控制端输入第四电压VB4，第二十八开关M28的控制端及第二十九开关M29的控制端分别作为第二放大器133的两个输入端VPI1、VPI2，第二十六开关M26与第二十四开关M24串接形成的节点L及第二十七开关M27与第二十五开关M25串接形成的节点M分别作为第二放大器133的两个输出端VNO1、VNO2。

优选地，第一开关M1、第二开关M2、第三开关M3、第四开关M4、第五开关M5、第六开关M6、第七开关M7、第八开关M8及第九开关M9为NMOS晶体管且其控制端为NMOS晶体管的栅极，第十开关M10、第十一开关M11、第十二开关M12及第十三开关M13为PMOS晶体管且其控制端为PMOS晶体管的栅极。

优选地，第十四开关M14、第十五开关M15、第十六开关M16及第十七开关M17为NMOS晶体管且其控制端为NMOS晶体管的栅极，第十八开关M18、第十九开关M19、第二十开关M20及第二十一开关M21为PMOS晶体管且其控制端为PMOS晶体管的栅极。

优选地，第二十二开关M22、第二十三开关M23、第二十四开关M24及第二十五开关M25为NMOS晶体管且其控制端为NMOS晶体管的栅极，第二十六开关M26、第二十七开关M27、第二十八开关M28及第二十九开关M29为PMOS晶体管且其控制端为PMOS晶体管的栅极。

实施例二

本实施例在上述实施例的基础上，重点对其工作原理及连接关系进行进一步说明。

请再次参见图1，该运算放大器10包含一个前置放大器11，由M1～M5，L1、L2组成，其采用简单的有源负载共源放大器，以M2、M3作为输入管，使用NMOS管M4、M5作为负载，在M4、M5上方串联两个电感L1、L2。

该前置放大器11采用1.2V的电源电压VDD进行供电，在保证所有MOS管都工作在安全区域的同时，可以减小电路功耗。输入管M2、M3采用最小沟道长度，使电路速度更快。因为前置放大器11只提供低增益，且会在其输出端引入整体运算放大器10的次级点，所以其负载管M4、M5也采用最小沟道长度，可以减小寄生电容。负载管M4、M5采用NMOS管，可以引入共模调节点，同时调节整体运算放大器的共模电平，所以可以省去主放大级电路的尾电流源，增加主放大级的输出摆幅。在M4、M5上方串联两个电感，利用电感优化电容负载的频率特性，从而推高前置放大器的极点，提高运放的相位裕度和加快建立速度，进而减少运放的整体功耗。

请参见图5，图5为本发明实施例提供的一种带电感双电源供电的运算放大器的小信号等效电路示意图。根据图5，可以推导出该前置放大器11中RLC网络的输出阻抗表达式：

推导输出阻抗与频率的变化关系得到：

式(2)表明，加入电感后，引入了一个零点。由于电容负载随着输入频率的增加，容抗会减小，使得增益随着频率增加而下降。而加入电感之后，电感与负载电阻串联提供了一个阻抗随频率增加的器件(引入一个零点)，有助于补偿容抗的减小，相比于原始的RC网络，可以实现在更宽的频率范围内保持阻抗不变。不同于RC网络，式(2)中的分子会随着频率的增加而增加，分母中的这一项在低于LC谐振频率的情况下也会使得|Z(jw)|随着频率的增加而增大，这两项会同时扩展带宽。因此采用电感并联补偿技术，可以在不增加功耗的情况下，利用零点补偿的方法来扩展带宽。

该运算放大器10包含一个主放大级电路13，请参见图2，其主体采用传统的套筒结构，由M6～M13组成，采用2.5V的电源电压VDD进行供电，以M6、M7作为主放大级的输入管，分别在M8、M9和M10、M11的栅源端使用辅助放大器，请一并参见图3及图4，其中M8、M9处的辅助放大器(即第一放大器)，由M14～M21组成，采用传统套筒结构，以M14、M15作为输入管。M10、M11处的辅助放大器(即第二放大器)，结构与第一放大器相同，由M22～M29组成，以PMOS管M28、M29作为输入管。

主放大级中的信号通路均在NMOS管M6～M9上，所以把M6～M9的沟道长度都取最小值，使电路速度更快，同时考虑到运算放大器输出摆幅、电路稳定性和增益的要求，在NMOS管上堆叠2个PMOS管。M6～M13都取最小沟道长度，它们的本征增益都较小，所以主放大级的主体套筒结构增益很难做大，因此采用增益自举技术，在保证运算放大器主体工作稳定的前提下，通过分别在M8、M9和M10、M11的栅源端使用辅助放大器，提高M8、M9和M10、M11漏端看进去的阻抗，进而提高主放大级电路的整体增益。

本发明带电感双电源供电高速高精度运算放大器的主要仿真结果如下：

请参见图6，图6为本发明实施例提供的一种带电感双电源供电的运算放大器在整体运放未加电感时的幅频特性示意图。从图中可以看出，运放在低频时,增益达到90dB,增益带宽积达到18.5GHZ。

请参见图7，图7为本发明实施例提供的一种带电感双电源供电的运算放大器在整体运放加了电感时的幅频特性示意图。从图中可以看出，运放在低频时，增益达到90dB，增益带宽积达到20.2GHZ。与未加电感时相比，增益带宽积增大了2.3GHZ左右。

请参见图8，图8为本发明实施例提供的一种带电感双电源供电的运算放大器在整体运放未加电感时的幅频和相频特性示意图。从图中可以看出,运放在增益为12dB时，带宽达到6.35GHZ，相位裕度为58度。

请参见图9，图9为本发明实施例提供的一种带电感双电源供电的运算放大器在整体运放加了电感时的幅频和相频特性示意图。从图中可以看出,运放在增益为12dB时，带宽达到6.69GHZ，相位裕度为60.6度，与未加电感时相比，带宽与相位裕度均增大。

请参见图10，图10为本发明实施例提供的一种带电感双电源供电的运算放大器在整体运放未加电感时的阶跃响应特性示意图。从图中可以看出，运放输出在经历小的波动后趋于稳定。

请参见图11，图11为本发明实施例提供的一种带电感双电源供电的运算放大器在加了电感时的阶跃响应特性示意图。从图中可以看出,运放输出比未加电感时能更快达到稳定，建立时间更小。

通过以上得到的仿真测试结果可知，运放在加入电感之后，整体性能指标要优于未加电感时的性能指标。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。