一种高电平选择电路和电子系统的制作方法

本发明涉及电子电路设计领域，特别涉及一种高电平选择电路和电子系统。

背景技术：

在电子电路设计中，MOS管是最常见的电子器件之一。其中，在电子系统中，例如芯片中，PMOS的衬底需要耦接至芯片的最高电位。所述最高电位可以通过在芯片中选取两个相对较高的电压，采用高电平选择电路在二者中选择出较高的电压作为所述最高电位。

图1是现有技术中的一种高电平选择电路的电路图。如图1所示，高电平选择电路100在第一电压V1和第二电压V2中选择出较高的一个作为高电位电压VH并传输至芯片内部的所有PMOS管的衬底。其中，所述第一电压V1和第二电压V2例如可以为芯片中的两个引脚输出的电压，也可以为芯片内部某两个节点的电压，也可以其中一个为芯片某引脚输出的电压，其中另一个为芯片内部某节点的电压。高电平选择电路100可以包括：比较器U1、PMOS管P1和P2以及反相器I1、I2和I3。当所述第一电压V1大于等于第二电压V2时，比较器U1可以输出逻辑高电平，反相器I2输出逻辑高电平，则PMOS管P1关断，由于反相器I3的作用，PMOS管P2导通，将所述第一电压V1传输至高电平选择电路100的输出端，也即所述高电平电压VH等于所述第一电压V1；反之，当所述第一电压V1小于第二电压V2时，所述高电平电压VH等于所述第二电压V2，此处不再赘述。

一般而言，芯片具有休眠模式，在休眠模式下，一般仅有例如复位电路处于工作状态，此时，芯片可以提供的静态电流不过几十nA。而比较器U1需要约几十nA的静态电流，为芯片带来了不能承受的静态功耗。

因此，现有技术的高电平选择器100静态功耗较大，超出了芯片本身可承受的范围。

技术实现要素：

本发明解决的技术问题是如何实现降低高电平选择电路的静态功耗。

为解决上述技术问题，本发明实施例提供一种高电平选择电路，包括：第一开关单元，其输入端接收第一电压，其控制端接收第二电压；第二开关单元，其输入端接收所述第二电压，其输出端耦接所述第一开关单元的输出端，其控制端接收所述第一电压；其中，当所述第一电压大于等于所述第二电压时，所述第一开关单元和第二开关单元的输出端上的高电平电压等于所述第一电压，所述第一电压小于所述第二电压时，所述高电平电压等于所述第二电压。

可选地，所述第一开关单元包括：第一PMOS管，其漏极耦接所述第一开关单元的输入端，其源极和衬底耦接所述第一开关单元的输出端，其栅极耦接所述第一开关单元的控制端。

可选地，所述第二开关单元包括：第二PMOS管，其漏极耦接所述第二开关单元的输入端，其源极和衬底耦接所述第二开关单元的输出端，其栅极耦接所述第二开关单元的控制端。

可选地，所述高电平选择电路还包括：快速充电单元，当所述第一电压和第二电压的压差在第一阈值范围内，且所述高电平电压被下拉下降时，所述第一电压经由所述快速充电单元对所述第一开关单元和第二开关单元的输出端充电，使得所述高电平电压等于所述第一电压，或者，所述第二电压经由所述快速充电单元对所述第一开关单元和第二开关单元的输出端充电，使得所述高电平电压等于所述第二电压。

可选地，所述快速充电单元包括：第一二极管，其正极接收所述第一电压，其负极连接所述第一开关单元和第二开关单元的输出端；第二二极管，其正极接收所述第二电压，其负极连接所述第一开关单元和第二开关单元的输出端。

可选地，所述第一二极管为第三PMOS管，所述第三PMOS管的漏极作为所述第一二极管的正极，所述第三PMOS管的栅极、源极和衬底互相耦接并作为所述第一二极管的负极；所述第二二极管为第四PMOS管，所述第四PMOS管的漏极作为所述第二二极管的正极，所述第四PMOS管的栅极、源极和衬底互相耦接并作为所述第二二极管的负极。

可选地，所述第一二极管为第一NMOS管，所述第一NMOS管的漏极和栅极互相耦接并作为所述第一二极管的正极，所述第一NMOS管的源极作为所述第一二极管的负极，所述第一NMOS管的衬底接地；所述第二二极管为第二NMOS管，所述第二NMOS管的漏极和栅极互相耦接并作为所述第二二极管的正极，所述第二NMOS管的源极作为所述第二二极管的负极，所述第二NMOS管的衬底接地。

可选地，所述高电平电压适于传输至至少一个PMOS管的衬底。

为解决上述技术问题，本发明实施例还提供一种电子系统，包括以上所述的高电平选择电路。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明实施例高电平选择电路可以包括：第一开关单元，其输入端接收第一电压，其控制端接收第二电压；第二开关单元，其输出端接收所述第二电压，其输出端耦接所述第一开关单元的输出端，其控制端接收所述第一电压；其中，当所述第一电压大于等于所述第二电压时，所述第一开关单元导通，所述第二开关单元关断，所述第一开关单元和第二开关单元的输出端上的高电平电压等于所述第一电压，所述第一电压小于所述第二电压时，所述第一开关单元关断，所述第二开关单元导通，所述高电平电压等于所述第二电压。相比于现有技术而言，本实施例高电平选择电路采用几乎不消耗静态电流的第一开关单元和第二开关单元，因此具有极低的静态功耗。

进一步而言，本发明实施例高电平选择电路还可以包括快速充电单元，当所述第一电压和第二电压的压差在第一阈值范围内，也即二者相差较小，且所述高电平电压具有抖动被下拉下降时，所述第一电压经由所述快速充电单元对所述第一开关单元和第二开关单元的输出端充电，使得所述高电平电压等于所述第一电压，或者，所述第二电压经由所述快速充电单元对所述第一开关单元和第二开关单元的输出端充电，使得所述高电平电压等于所述第二电压。其中，所述快速充电单元包括：第一二极管，其正极接收所述第一电压，其负极连接所述第一开关单元和第二开关单元的输出端；第二二极管，其正极接收所述第二电压，其负极连接所述第一开关单元和第二开关单元的输出端。所述第一二极管和第二二极管的尺寸可以相对较大，有利于在所述第一电压或第二电压的充电作用下，在其上面几乎不产生静态电流，即可对所述高电平电压的抖动实现快速补偿，并且不带来额外的静态功耗。

附图说明

图1是现有技术中的一种高电平选择电路的电路图。

图2是本发明实施例高电平选择电路的一种电路图。

图3是本发明实施例高电平选择电路的另一种电路图。

具体实施方式

如背景技术部分所述，由于现有技术的高电平选择电路中采用了比较器，使得芯片具有较大的静态功耗，超出了芯片本身可承受的范围。

针对以上所述的技术问题，本发明实施例提出一种高电平选择电路，具有极低的静态功耗，以满足芯片的低功耗需求。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

如图2所示，本发明实施例提供的高电平选择电路200可以包括：采用交叉结构的第一开关单元201和第二开关单元202。

其中，第一开关单元201的输入端接收第一电压V1，第一开关单元201的控制端接收第二电压V2。所述第二开关单元202的输入端接收所述第二电压V2，所述第二开关单元202的输出端耦接所述第一开关单元201的输出端，所述第二开关单元202的控制端接收所述第一电压V1。

当所述第一电压V1大于等于所述第二电压V2时，所述第一开关单元201导通，所述第二开关单元202关断，所述第一开关单元201和第二开关单元202的输出端上的高电平电压VH等于所述第一电压V1，所述第一电压V1小于所述第二电压V2时，所述第一开关单元201关断，所述第二开关单元202导通，所述高电平电压VH等于所述第二电压V2。

相比于现有技术而言，本实施例高电平选择电路200采用几乎不消耗静态电流的第一开关单元201和第二开关单元202，因此具有极低的静态功耗。

在本实施例中，所述高电平选择电路200所输出的高电平电压VH可以传输至电子系统(例如芯片)中的至少一个PMOS管的衬底，以满足PMOS管的应用需求，但是不限于此，所述高电平选择电路200也可以适用于任何其他需要提供高电平的电路中。

此外，所述第一电压V1和第二电压V2可以为芯片中的两个引脚输出的电压，也可以为芯片内部某两个节点的电压，也可以其中一个为芯片某引脚输出的电压，其中另一个为芯片内部某节点的电压。然而，本实施例并不对所述第一电压V1和第二电压V2的来源进行限定，例如二者还可以是芯片外的电压源所提供。

下面综合图2和图3对所述高电平选择电路200的具体实施方式进行详细说明。

继续参照图2，在一具体实施例中，所述第一开关单元201可以包括：第一PMOS管P1，其漏极耦接所述第一开关单元201的输入端，其源极和衬底耦接所述第一开关单元201的输出端，其栅极耦接所述第一开关单元201的控制端。

在具体实施中，所述第二开关单元202可以包括：第二PMOS管P2，其漏极耦接所述第二开关单元202的输入端，其源极和衬底耦接所述第二开关单元202的输出端，其栅极耦接所述第二开关单元202的控制端。

需要说明的是，所述第一开关单元201和第二开关单元202还可以是例如NMOS管、传输门等其他开关单元，此处不进行特殊限定。由于所述第一开关单元201和第二开关单元202所传输的信号的幅度一般较高，因此，将二者包括PMOS管作为优选方案。

在本实施例中，由于所述高电平电压VH一般将传输至需要高电平电压VH的电路，例如，传输至芯片中的至少一个PMOS管的衬底。所述至少一个PMOS管在工作过程中可能发生翻转，这将使得所述高电平电压VH具有抖动，一般而言，所述高电平电压VH被下拉下降。

当所述第一电压V1和第二电压V2的压差较大时，所述第一PMOS管P1和第二PMOS管P2的其中一个导通，所述第一电压V1或第二电压V2可以快速对所述第一开关单元201和第二开关单元202的输出端充电，使得被下拉下降的所述高电平电压VH被快速补偿。

然而，当所述第一电压V1和第二电压V2的压差较小时，例如二者压差小于1V，所述第一PMOS管P1和第二PMOS管P2均关断，所述第一电压V1或第二电压V2只能依靠所述第一PMOS管P1和第二PMOS管P2内部的寄生二极管向所述第一开关单元201和第二开关单元202的输出端充电。然而，由于所述等效二极管的尺寸较小，使得充电过程较慢，且在PN节上具有较小的静态电流时在PN节上即可以有0.5～0.6V的压降，无法满足对所述高电平电压VH的补偿需求。

因此，参照图3所示，在另一具体实施例中，所述高电平选择电路200可以包括以上所述的采用交叉结构的第一开关单元201和第二开关单元202以及快速充电单元(图中未标示)。

关于所述第一开关单元201和第二开关单元202的更多信息请参照以上实施例的具体说明，此处不再一一赘述。

当所述第一电压V1和第二电压V2的压差在第一阈值范围内，且所述高电平电压VH被下拉下降时，所述第一电压V1经由所述快速充电单元对所述第一开关单元201和第二开关单元202的输出端充电，使得所述高电平电压VH等于所述第一电压V1，或者，所述第二电压V2经由所述快速充电单元对所述第一开关单元201和第二开关单元202的输出端充电，使得所述高电平电压VH等于所述第二电压V2。

在具体实施中，所述快速充电单元可以包括：第一二极管D1和第二二极管D2。

其中，所述第一二极管D1的正极接收所述第一电压V1，所述第一二极管D1的负极连接所述第一开关单元201和第二开关单元202的输出端；所述第二二极管D2的正极接收所述第二电压V2，所述第二二极管D2的负极连接所述第一开关单元201和第二开关单元202的输出端。

所述第一二极管D1和第二二极管D2的尺寸可以相对较大，有利于在所述第一电压V1或第二电压V2的充电作用下，在其上面几乎不产生静态电流，即可对所述高电平电压VH的抖动实现快速补偿，并且不带来额外的静态功耗。

在一具体实施例中，所述第一二极管D1可以为第三PMOS管P3，所述第三PMOS管P3的漏极作为所述第一二极管D1的正极，所述第三PMOS管P3的栅极、源极和衬底互相耦接并作为所述第一二极管D1的负极。所述第二二极管D2可以为第四PMOS管P4，所述第四PMOS管P4的漏极作为所述第二二极管D2的正极，所述第四PMOS管P4的栅极、源极和衬底互相耦接并作为所述第二二极管D2的负极。

所述第三PMOS管P3和第四PMOS管P4工作于饱和区，依靠自身沟道形成的大尺寸二极管快速地被所述第一电压V1或第二电压V2充电，在瞬态电流的作用下，使得被下拉下降的所述高电平电压VH被快速补偿，而在所述第三PMOS管P3和第四PMOS管P4上几乎不产生压降。

然而，所述第一二极管D1和第二二极管D2并不限定于PMOS管。

在另一具体实施例中，所述第一二极管D1可以为第一NMOS管(图未示)，所述第一NMOS管的漏极和栅极互相耦接并作为所述第一二极管D1的正极，所述第一NMOS管的源极作为所述第一二极管D1的负极，所述第一NMOS管的衬底接地。所述第二二极管D2可以为第二NMOS管(图未示)，所述第二NMOS管的漏极和栅极互相耦接并作为所述第二二极管D2的正极，所述第二NMOS管的源极作为所述第二二极管D2的负极，所述第二NMOS管的衬底接地。

本发明实施例还公开一种电子系统，包括所述高电平选择电路200，由于高电平选择电路200自身具有极低的静态功耗，使得所述电子系统的静态功耗也较低。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。