技术特征：
技术总结
本发明公开了一种锁相环内部延时电路，包括由延时单元组成的延时链，延时单元中PMOS5的栅极加偏置电压，漏极与NMOS1和NMOS2的源极连接，NMOS1的漏极与PMOS1的漏极、PMOS2的漏极和栅极连接作为输出端，NMOS2的漏极与PMOS3的漏极和栅极和PMOS4的漏极连接作为输出端，PMOS1、PMOS4的栅极分别加偏置电压，PMOS1、PMOS2、PMOS3、PMOS4的源极相连，NMOS1和NMOS2的栅极与其他延时单元的输出端连接。还公开由延时电路组成的锁相环。通过调节偏置电压，能够将频率稳定在一个所需的输出频率，减小芯片面积，降低成本。
技术研发人员：李小辉;李想
受保护的技术使用者：四川长虹电器股份有限公司
技术研发日：2018.11.14
技术公布日：2019.03.19