发射信号的频谱在频率轴上平移多普勒频移fd(图1阴影部分101)得到。固定回波的频谱与发射信号频谱幅度不同，固定点杂波的频谱位于为脉冲重复频率)上，可以用对消器过滤。运动目标的速度比背景的速度大得多，即多普勒频移比背景的大得多，在频域上可以将它们方便的区分。由于目标的fd未知，因此要用覆盖整个多普勒频率范围的一组相邻且部分重叠的滤波器组来近似实现匹配滤波。
[0049]基于上述原理，MTD滤波装置需要多个周期的回波数据，每个周期回波的数据是沿距离单元的采样值。同一距离单元的数据是依次间隔一个脉冲重复周期的采样值，反映了同一距离单元目标的变化情况，MTD滤波装置处理不同周期同一距离单元的采样数据。
[0050]现阶段，MTD滤波装置通常采用有限长单位冲激响应(Finite Impulse Response，FIR)滤波器结构，其可以根据不同的需要选择加权矢量，得到不同的滤波器组。其根本原理是接收、处理并暂存每个周期回波的数据，待所有周期回波的数据接收完毕后做一次性求和处理并输出。
[0051]通常的MTD滤波器装置结构如图2所示，横向滤波器装置有N-1根延迟线Tr (延迟线201、202、203……20n_l)，每根延迟线的延迟时间I；= l/f\。横向滤波器装置还包含有N个滤波器(滤波器WOk、Wlk、W2k、W3k……W (η-1) k)，输入的N个脉冲经过不同的加权求和后能得到频率覆盖O到f；的N个相邻的窄带滤波输出。所有的滤波输出输出到求和单元220进行求和处理，从而获取最终的滤波输出。
[0052]通常现有技术中米用现场可编程门阵列(Field — Programmable Gate Array,FPGA)来构造MTD滤波装置。MTD滤波装置在FPGA下的基本结构如图3所示。滤波装置包含采样数据获取器310以及滤波系数寄存器320。
[0053]采样数据获取器310用于获取并保存采样数据，如图3所示，采样数据获取器310中的每个方格代表一个存储单元，每个存储单元存储一个采样数据。在采样数据获取器310中，au表示第i个周期的第j个距离门的数据。
[0054]滤波系数寄存器320用于存储滤波系数，如图3所示，滤波系数寄存器320中的每个方格代表一个存储单元，每个存储单元存储一个滤波系数。通常，在滤波器工作前，相应的滤波系数会被预存在滤波系数寄存器320中。《kg为滤波系数，采样数据与滤波系数相对应，即Wkg与a u对应(第n个周期每个采样数据对应每个滤波器的第η个系数)。定义η为脉冲的积累周期数(即需要的滤波器的个数，也是每个滤波器的系数个数)，m为每周期的采样数据个数，则 O < i < n_l，0 ^ j ^ m-1 ；0 ^ k ^ n_l，0 ^ g ^ n_l。
[0055]一般的做法是将η个周期的数据采集好缓存在采样数据获取器310中，然后利用乘法器(301、302、……30η-1、30η)分别将η个周期的采样数据和相应的滤波系数相乘，最后使用加法器330将乘法器(301、302、……30η_1、30η)的输出结果累加，将得到的结果保存。假设一次处理需要η个周期的脉冲数据，而每一个周期的脉冲有m个距离门的数据，此时是η个周期的每个周期的同一个距离门的数据与对应的滤波器系数相乘累加，一共有m个数据，所以每个滤波器会有m个数据的累加结果，但是滤波器组有η个滤波器，所以有η组输出。即最后得到η组滤波后的结果，每组有m个数据。
[0056]不难理解，按照上述构造方式，当周期数η增大时，就需要增大采样数据获取器310的存储容量，同时，每次数据的处理计算量也会相应增加。当周期数η比较大时，待所有数据都接收完成后再处理时，处理时间可能较长，不但实时性不够好，而且可能会导致当前处理还没结束时，下一次处理的数据可能已经到来的情况发生，发生处理错误。
[0057]为了减小单次处理时的计算量，减少处理时间，提高处理的及时性，本发明提出了一种新的动目标检测滤波方法。
[0058]本发明的方法主要包含单周期滤波结果获取步骤以及求和步骤。首先执行单周期滤波结果获取步骤，将当前脉冲周期的采样数据与相应的滤波系数相乘从而获取当前脉冲周期的单周期滤波结果；然后执行求和步骤，将当前脉冲周期的滤波结果与上一脉冲周期的滤波求和结果相加从而获取当前脉冲周期的滤波求和结果。循环重复的执行单周期滤波结果获取步骤以及求和步骤，那么最后一个脉冲周期的滤波求和结果为最终的滤波结果。
[0059]这样，在每个周期中均执行相乘以及求和运算，就相当于把现有技术中的一次性大量运算分步执行，从而减小了每次求和/相乘运算的运算量。这样就减小了运算处理资源的需求。同时，单次运算量的减小也带来了运算时间的缩短，从而提高了实时性并有效避免了当前处理还没结束，下一次处理的数据可能已经到来的情况发生。
[0060]基于本发明的方法本发明还提出了一种滤波装置。在本实施例中，本发明的装置基于FPGA构造，其在FPGA中的结构如图4所示。本发明的装置包含滤波单元410、加法器420以及存储器430。其中，滤波单元410用于在当前脉冲周期内获取当前脉冲周期的采样数据，然后将当前脉冲周期的采样数据与相应的滤波系数相乘从而获取并输出当前脉冲周期的单周期滤波结果。
[0061]加法器420包含两个输入端以及一个输出端。加法器420的一个输入端连接到滤波单元410的输出，另一个输入端连接到存储器430的输出上。在当前脉冲周期内，加法器420将来自两个输入端的两个数据相加从而获取当前脉冲周期的滤波求和结果。
[0062]存储器430的输入端与加法器420的输出端相连，其被构造成在当前脉冲周期中输出上一个脉冲周期的滤波求和结果并保存当前脉冲周期的滤波求和结果。
[0063]在根据本发明的滤波方法中，在滤波初始时，存储器430内的初始数据为空(0)，滤波单元410在接收到第一个脉冲周期的采样数据后即将其与相应的滤波系数相乘，并将获取到的单周期滤波结果输送到加法器420。
[0064]加法器420将单周期滤波结果与存储器430中的数据相加从而获取第一脉冲周期的滤波求和结果(由于存储器430的初始数据为0，因此第一个脉冲周期的滤波求和结果即是第一个脉冲周期的单周期滤波结果)，并将当前脉冲周期的滤波求和结果输出到存储器430。
[0065]存储器430接收到加法器420发送过来的数据后更新其内部存储的数据，然后装置等待第二脉冲周期的采样数据的到来。
[0066]在第二脉冲周期中，滤波单元410将第二脉冲周期的采样数据与与之对应的滤波系数相乘后将结果输出给加法器420。加法器420将来自滤波单元410的第二脉冲周期的单周期滤波结果与来自存储器430的第一脉冲周期的滤波求和结果相加从而获取第二脉冲周期的滤波求和结果(第二脉冲周期的滤波求和结果即是第一个脉冲周期的单周期滤波结果与第二个脉冲周期的单周期滤波结果的和)并将第二脉冲周期的滤波求和结果输出到存储器430。
[0067]如此循环，直到最后一个脉冲周期中获取最后一个周期的滤波求和结果(最后一个周期的滤波求和结果即是所有脉冲周期的单周期滤波结果的和)，得到最后的滤波结果。
[0068]不难理解，本发明的滤波方法在两个脉冲周期的时间间隙中逐步完成了滤波处理，而不需要等待所有滤波周期的数据采集完成后对采样数据做一次性处理。这样减少了单次数据处理的计算量，减少了单次数据处理的时间，不仅大为改善了数据处理的实时性而且避免了当前处理还没结束时，下一次处理的数据可能已经到来的情况发生。
[0069]同时，由于采用了在两个脉冲周期的时间间隙中逐步处理数据的方式，而不需要等待所有滤波周期的数据采集完成后对采样数据做一次性处理。因此在本实施例中，滤波单元410不需要同时保存所有周期的采样数据。
[0070]如图5所示，滤波单元410包含采样数据获取器511以及滤波系数寄存器5