或190:在组成ADC的输出端处提供经数字化的样本作为具有等距采样和采样速率R的数字输出信号的样本。
[0077]例如，可以将在组成ADC的输出端处的经数字化的样本临时存储在存储器中，并且可以以采样速率对存储器进行寻址以提供数字输出信号的等距采样。
[0078]在另一示例中，将以采样速率(例如，基于时序信号)操作的复用器直接连接至组成ADC的输出端，并且由此输出具有等距采样的数字输出信号。在这样的实施方式中，每个样本通常标记有将样本识别为有效样本的指示符。
[0079]根据一些实施方式，每个样本通常标记有将样本识别为有效样本的指示符和限定哪个组成ADC生成样本的指示符。在这样的实施方式中，可以随后在已经执行了进一步处理(例如，数字校正)的情况下进行复用。
[0080]图2A示出了根据一些实施方式的用于将模拟输入信号(SIGN_IN)转换成具有采样速率R的数字输出信号(SIGN_0UT)的示例时间交织模数转换器(TI ADC) 200a。TI ADC200a可以例如适于执行结合图1所描述的方法。
[0081]TI ADC 200a 包括一列组成 ADC (ADC_1、ADC_2、…、ADC_N) 221、222、223。每个组成ADC可以包括任意适当的已知的或未来的ADC实现。例如，组成ADC每个可以包括逐次逼近ADC，例如WO 2012/123578 Al和EP 0624289 BI中描述的逐次逼近ADC中的任意逐次逼近ADC。
[0082]时序电路(HM_GEN) 260生成ADC时钟262和M个时序信号265。上文已经详细说明了 ADC时钟和时序信号的特征和条件。
[0083]模拟输入信号(SIGN_IN)在输入端201处被输入至TI ADC 200a，并且一列采样保持单元(S/H_l、S/H_2、…、S/H_N) 211、212、213，每个组成ADC—个采样保持单元，适于在通过时序信号265进行时钟控制的情况下对模拟输入信号进行采样，并且在对应的组成ADC 221、222、223的输入端处提供模拟信号样本。在操作中，N个采样保持单元211、212、213中的M个采样保持单元通过如由265示出的M个时序信号中相应的一个来依次进行时钟控制。
[0084]组成ADC 221、222、223中的每一个适于基于ADC时钟262来操作以对组成ADC
221、222、223的输入端处的模拟信号样本进行数字化。在操作中，该任务由与依次时钟控制的M个采样保持单元对应的M个组成ADC来执行。
[0085]时间对准器(TA) 230a适于从(在操作中，M个)组成ADC中的每一个接收经数字化的信号样本，并且基于M个时序信号265对它们进行时间对准。通常，时间对准器的每个输出与时间对准器的相应输入相关联，并且时间对准器的每个输入端连接至N个组成模数转换器中相应的一个的数字输出端。在通过时序信号265对时间对准器进行时钟控制的情况下，时间对准器(针对包括通过同一时序信号进行时钟控制的采样保持单元的处理路径)可以将数字输出信号从组成模数转换器的数字输出端经由时间对准器的相应输入端传递至时间对准器的输出端。针对使用中的M个处理路径，时间对准器的每个数字输出信号具有采样速率R/M。
[0086]TI ADC 200a还包括复用器(MUX) 240a，复用器(MUX) 240a适当地选择来自时间对准器230a的输出并使这些输出串行化，以在TI ADC 200a的输出端202a处产生具有采样速率R的数字输出信号(SIGN_0UT)。
[0087]借助于控制信号262，时序电路260能够将ADC时钟提供给组成ADC 221、222、223中的每一个。在操作中，ADC时钟被提供给组成ADC中的M个组成ADC。此外，ADC时钟可以被或者不被提供给剩余N-M个组成ADC中的一个或更多个组成ADC。
[0088]借助于控制信号265，时序电路260能够使用相应的时序信号对N个采样保持单元211、212、213中的每一个进行时钟控制。在操作中，时序电路使用M个时序信号中相应的一个来对采样保持单元中的M个采样保持单元进行时钟控制。还可以将控制信号265提供给时间对准器230a和复用器240a以与控制该列采样保持单元类似的方式来控制时间对准器230a和复用器240a的操作。
[0089]通常，控制信号265可以每处理路径包括一个控制信号连接，并且可以将适当的时序信号路由至适当的处理路径。可替选地，控制信号265可以包括对于所有处理路径而言共同的单个控制信号连接。然后，控制信号265可以以采样速率R来激活，并且包括N个可能值(例如[1、2、…、N])之一，这些值表示当前时序信号涉及哪个处理路径。所有这样的变量意在被包括在“M个时序信号每一个的周期为M/R”表述中。
[0090]在一些实施方式中，例如，在设计或生产阶段中相对于特定采样速率优化组成ADC的数目，然后在当前执行中使用该采样速率的情况下，M可以等于N。可替选地，例如，在基于在设计或生产阶段中的最大采样速率来选择组成ADC的数目，并且然后在当前执行中使用较低的采样速率的情况下，M可以小于N。
[0091]图2B示出了根据一些实施方式的用于将模拟输入信号(SIGN_IN)转换成具有采样速率R的数字输出信号(SIGN_0UT)的示例时间交织模数转换器(TI ADC) 200b。TI ADC200b在很多方面与图2A的TI ADC 200a类似。从而，对应的特征(201、211、212、213、221、222、223、260、262、265)由对应的附图标记表示，并且将不再关于图2B进行进一步描述。
[0092]TI ADC 200b示出了图2A的时间对准器230a的替选。复用器(MUX) 240b (响应于由控制信号265而被触发)适于适当地选择来自组成ADC的输出并使这些输出串行化，以在TI ADC 200b的输出端202b处生成具有采样速率R的数字输出信号(SIGN_0UT)。
[0093]在将样本识别为有效样本的有效性表示的情况下，标记器(TAG) 230b用于提供数字输出信号的每个样本。在图2B的示例中，结合由复用器240b进行的复用来执行标记。然而，应当指出，在其它实施方式中可以与复用操作独立地执行标记。
[0094]图2C示出了根据一些实施方式的用于将模拟输入信号(SIGN_IN)转换成具有采样速率R的数字输出信号(SIGN_0UT)的示例时间交织模数转换器(TI ADC) 200c。TI ADC200c在很多方面与图2A的TI ADC 200a类似。从而，对应的特征(201、211、212、213、221、
222、223、260、262、265)由对应的附图标记表示，而不再关于图2C进一步描述。
[0095]TI ADC 200c也示出了图2A的时间对准器230a的替选。提供存储器(MEM) 230c以临时存储来自组成ADC的输出。存储器输出读取器(OUT) 240c在由控制信号265触发的情况下读取存储器230c的适当项目并且由此在TI ADC 200c的输出端202c处产生具有采样速率R的数字输出信号(SIGN_OUT)。
[0096]使用图2A的结构作为起始点，图3示出了用于将输入端301处的模拟输入信号(SIGN_IN)转换成输出端302处的数字输出信号(SIGN_0UT)的示例时间交织模数转换器(TI ADC) 300，其尤其适于下述情况:基于在设计或生产阶段中的最大采样速率来选择组成ADC的数目并且在执行中使用可变的采样频率。可以分别关于图2B和图2C的结构考虑类似的修改。示例TI ADC 300可以例如适于执行结合图1所描述的方法。
[0097]功能块311、312、313、321、322、323、330和340分别与图2A中的对应的功能块211、212、213、221、222、223、230a和240a等效或类似，因此将不更详细地对其进行描述。
[0098]时序电路(HM_GEN) 360生成ADC时钟362和M个时序信号365。图3中示出了时序电路360的一种示例实现，时序电路360还可以用于实现图2A、图2B和图2C的时序电路260。然而，应当指出，如果时序电路260、360是可应用的，则可以根据本发明的实施方式应用任何适当的已知的或未来的实现。
[0099]时序电路360在输入370处接收系统时钟信号(CLK)，系统时钟信号(CLK)被用作参考，用于生成ADC时钟362和M个时序信号365。
[0100]ADC时钟生成器(ADC_CLK_GEN) 361产生ADC时钟信号。例如，ADC时钟可以等于系统时钟或者其周期可以比系统时钟的周期较小或较大。例如，ADC时钟的周期可以与系统时钟周期相关，使得ADC时钟的X个周期等于系统时钟的Y个周期。
[0101]采样时钟生成器(SMPL_CLK_GEN) 363生成具有采样速率R的采样时钟信号。例如，采样时钟可以等于系统时钟或者其周期可以比系统时钟的周期较小或较大。例如，采样时钟的周期可以与系统时钟周期相关，使得采样时钟的Z个周期等于系统时钟的W个周期。
[0102]从而，根据一些实施方式，可以例如通过使用不同的适当的分频因子来根据系统时钟信号生成ADC时钟和采样时钟。在其它实施方式中，可以以其它方式生成ADC时钟和采样时钟。
[0103]时序信号生成器(SEL/SHIFT) 364使用采样时钟信号来生成M个时序信号365。
[0104]在第一示例中，时序信号生成器364通过适当地选择采样时钟信号的脉冲来生成M个时序信号365中的每一个。
[0105]在第二示例中，时序信号生成器364通过适当地选