的意思。所以，这里描述的实施方式的各种修改、以及对于本公开所涉及的领域的技术人员显而易见的其他实施方式被认为落入本公开的精神和范围内。
[0061]已经在特定实施例的背景下描述了根据本发明的实现。这些实施例是说明性的而不是限制性的。很多变形、修改、添加、以及改进是可能的。因此，多个实例可以被提供给在这里被描述为单个实例的组件。各种组件、操作、以及数据存储装置之间的边界在某种意义上是随意的，并且特定操作在特定说明性配置的背景中被示出。功能的各种分配被预见，并且可以落入下面的权利要求的范围中。最后，在各种配置中被呈现为离散组件的结构和功能可以被实现为组合结构或组件。这些以及其他变形、修改、添加、以及改进可以落入下面的权利要求的范围中。
[0062]下面的示例涉及进一步的实施例:
[0063]示例1是一种无分频器的锁相环(PLL)系统，包括:基准频率振荡器，被配置为提供基准信号；电压控制振荡器(VC0)，被配置为提供反馈信号；时间数字转换器(TDC)，被配置为接收基准信号和反馈信号，所述TDC测量基准信号与反馈信号之间的时间差；以及与TDC耦合的Σ Δ控制单元，该Σ Δ控制单元包括将至少一个一阶Σ Δ级联到TDC的算法。
[0064]在示例2中，如示例1所述的无分频器的锁相环系统，其中，Σ Δ控制单元利用(N-1)阶Σ A 块。
[0065]在示例3中，如示例2所述的无分频器的锁相环系统，其中，(N-1)阶Σ Δ块用来生成TDC中的二阶Σ Δ环路响应。
[0066]在示例4中，如示例1所述的无分频器的锁相环系统，其中，VC0和TDC的操作等价于一阶Σ A。
[0067]在示例5中，如示例1所述的无分频器的锁相环系统，其中，级联将用于TDC的多个VC0周期扩展到用于测量所述时间差。
[0068]在示例6中，如示例5所述的无分频器的锁相环系统，其中，所述算法选择用于TDC的VC0周期的一个边缘用于测量所述时间差。
[0069]在示例7中，如示例1所述的无分频器的锁相环系统，其中，TDC覆盖针对二阶Σ Δ的反馈信号的零个至两个VC0周期。
[0070]在示例8中，如示例1所述的无分频器的锁相环系统，其中，级联用来生成匹配至少二阶Σ Δ的环路响应。
[0071]在示例9中，如示例1所述的无分频器的锁相环系统，还包括:数字相位检测器(DPD)，其中该DH)被配置为测量TDC的输出处的频率误差。
[0072]在示例10中，一种实现无分频器的数字锁相环(DPLL)的方法，该方法包括:接收基准信号和反馈信号；执行将一阶Σ Δ级联到基准信号与反馈信号之间的延迟的测量和数字化的算法；以及通过所述算法选择反馈信号的边缘，其中该级联将反馈信号的多个电压控制器(VC0)周期扩展到延迟的测量和数字化中。
[0073]在示例11中，如示例10所述的方法，其中，一阶Σ Δ的级联用来生成二阶Σ Δ环路响应。
[0074]在示例12中，如示例11所述的方法，其中，所述边缘是从针对二阶Σ A的反馈信号的零个至两个VC0周期中选择的。
[0075]在示例13中，如示例10所述的方法，其中，一阶Σ Δ的级联用来生成匹配至少二阶Σ △的环路响应。
[0076]在示例14中，一种无线设备，包括:一个或多个处理器；以及耦合到该一个或多个处理器的收发信机，该收发信机还包括:基准频率振荡器，被配置为提供基准信号；电压控制振荡器(VCO)，被配置为提供反馈信号；时间数字转换器(TDC)，被配置为接收基准信号和反馈信号；以及耦合到TDC的Σ Δ控制单元，该Σ Δ控制单元包括将至少一个一阶Σ Δ级联到TDC的算法。
[0077]在示例15中，如示例14所述的无线设备，其中，Σ Δ控制单元利用(N-1)阶Σ Δ块。
[0078]在示例16中，如示例15所述的无线设备，其中，(N-1)阶Σ Δ块用来生成TDC中的二阶Σ Δ环路响应。
[0079]在示例17中，如示例14所述的无线设备，其中，VC0和TDC的操作等价于一阶
Σ Δ。
[0080]在示例18中，如示例14所述的无线设备，其中，所述级联将用于TDC的多个VC0周期扩展到用于测量基准信号与反馈信号之间的时间差。
[0081]在示例19中，如示例18所述的无线设备，其中，所述算法选择用于TDC的VC0周期的一个边缘用于测量所述时间差。
[0082]在示例20中，如示例14所述的无线设备，其中，TDC覆盖针对二阶Σ Δ的反馈信号的零个至或两个VC0周期。
【主权项】
1.一种无分频器的锁相环PLL系统，包括:基准频率振荡器，所述基准频率振荡器被配置为提供基准信号；电压控制振荡器VCO,所述VCO被配置为提供反馈信号；时间数字转换器TDC，所述TDC被配置为接收所述基准信号和所述反馈信号，并且所述TDC测量所述基准信号与所述反馈信号之间的时间差；以及Σ Λ控制单元，所述Σ Λ控制单元耦合到所述TDC，并且所述Σ Λ控制单元包括将至少一个一阶Σ Λ级联到所述TDC的算法。2.如权利要求1所述的无分频器的锁相环系统，其中，所述Σ Λ控制单元利用(Ν-1)阶ΣΛ块。3.如权利要求2所述的无分频器的锁相环系统，其中，所述(Ν-1)阶Σ Λ块用来在所述TDC中生成二阶ΣΛ环路响应。4.如权利要求1所述的无分频器的锁相环系统，其中，所述VCO和所述TDC的操作等价于一阶ΣΛ。5.如权利要求1所述的无分频器的锁相环系统，其中，所述级联延续多个VCO周期以供所述TDC在测量所述时间差中使用。6.如权利要求5所述的无分频器的锁相环系统，其中，所述算法选择针对所述TDC的VCO周期的一个边缘用于测量所述时间差。7.如权利要求1所述的无分频器的锁相环系统，其中，对于二阶ΣΛ，所述TDC覆盖所述反馈信号的零个至两个VCO周期。8.如权利要求1所述的无分频器的锁相环系统，其中，所述级联用来生成至少与二阶Σ Λ匹配的环路响应。9.如权利要求1所述的无分频器的锁相环系统，还包括:数字相位检测器DPD，其中所述DH)被配置为测量所述TDC的输出处的频率误差。10.—种无线设备，包括:一个或多个处理器；以及耦合到所述一个或多个处理器的收发信机，所述收发信机还包括:基准频率振荡器，被配置为提供基准信号；电压控制振荡器VCO,被配置为提供反馈信号；时间数字转换器TDC，被配置为接收所述基准信号和所述反馈信号；以及耦合到所述TDC的Σ Λ控制单元，所述Σ Λ控制单元包括将至少一个一阶Σ Λ级联到所述TDC的算法。11.如权利要求10所述的无线设备，其中，所述ΣΛ控制单元利用(Ν-1)阶ΣΛ块。12.如权利要求11所述的无线设备，其中，所述(Ν-1)阶ΣΛ块用来在所述TDC中生成二阶Σ Λ环路响应。13.如权利要求10所述的无线设备，其中，所述VCO和所述TDC的操作等价于一阶ΣΛ。14.如权利要求10所述的无线设备，其中，所述级联将延续多个VCO周期，以供所述TDC测量所述基准信号与所述反馈信号之间的时间差。15.如权利要求14所述的无线设备，所述算法选择所述多个VCO周期的一个边缘，以供所述TDC用于测量所述时间差。16.如权利要求10所述的无线设备，其中，所述TDC覆盖针对二阶ΣΛ的所述反馈信号的零个至两个VCO周期。
【专利摘要】本公开涉及用于无分频器的数字锁相环的高阶∑△。这里描述了与实现无分频器的数字锁相环(DPLL)相关的技术，其中该无分频器的数字锁相环包括与更高阶∑△匹配的环路响应。
【IPC分类】H03M3/00, H03L7/08, H03L7/099
【公开号】CN105306046
【申请号】CN201510262511
【发明人】罗腾·巴宁, 义龙·巴宁, 奥菲尔·德刚尼
【申请人】英特尔Ip公司
【公开日】2016年2月3日
【申请日】2015年5月21日
【公告号】DE102015108075A1, US20150381188