[0037] 相位检测器5在每个参考时钟沿测量输入参考时钟和输出反馈时钟之间的相位 差。相位检测器5输出处的测得相位误差传递到相位斜率限制器（phaseslopelimiter， PSL)模块6。
[0038] PSL模块6保证输出时钟相位斜率不会超过用户所编程的某个值。
[0039] 环路滤波器7对相位检测器5中生成的相位误差进行过滤并将相位误差转换为用 于数控振荡器（digitallycontrolledoscillator，DC0)8 的频率偏移。
[0040] 环路滤波器确定PLL的带宽。并且PLL的锁定行为主要取决于环路滤波器参数。
[0041] DC0 8生成相位被锁定到输入参考时钟的一时钟。系统时钟和DC0模块8内部的 中心频率数确定所生成的时钟的频率。来自环路滤波器7的频率偏移值被添加到中心频率 数从而使得来自所生成的时钟的反馈时钟的相位向减少相位误差的方向移动。
[0042] FSL控制模块9与FSL检测模块2相组合以保证输出时钟频率斜率不会超过用户 所编程的某个值。
[0043] 分频器模块10用于通过将来自DC0模块8的所生成的时钟进行分频，来生成所有 要求的输出时钟和PLL反馈时钟。
[0044] 图5是PSL模块6的框图。该模块的主要功能是控制PLL输出处的相位变化率。 PLL模块的输入来自p-存储器（未示出），它与PLL相位误差直接成比例。PSL模块6的输 出被添加到I-存储器块（未示出）的输出，其中I-存储器块的输出是相位误差的积分，并 且它们一起形成用于DC0 8的增量频率更新值。
[0045] 图5中，R代表用户所编程的PSL值且q代表用户所编程的值和输出的实际PSL值 之差。例如，如果q= 〇. 9,那么输出的实际PSL值将是用户所编程的限制值的90%。
[0046] 如从图5中能看到的，PSL的输入为In，使用比较器21和23将In与R和-R进行 比较。如果与PLL相位误差直接成比例的PLL的输入在-R到R的范围内，那么两个比较器 的输出将都是零并且PSL的输入将经由选择器开关33直接传递到PSL的输出。
[0047] 当PSL模块的输入大于R或小于-R时，比较器中的一个的输出将为高，结果PSL 模块的输出将是输入的经修改版本，其中使用块24至32执行该修改。
[0048] 当输入大于R时块24使输入饱和为值qR并且当输入小于-R时使输入饱和为_qR。 通过这样做，由于P-存储器路径导致的PLL输出相位变化将被限制，但仅仅是针对在有限 范围的输入相位阶跃。为了允许PLL输入处更大的相位阶跃，q必须被编程为更小的值。这 将具有不必要地减缓PLL对输入相位阶跃的响应的负面效果。为了克服这个问题，采用了 块25至32。
[0049] 参数μ的值取决于PLL阻尼因子和带宽，它根据以下等式计算：
[0050] μ=g2?8^4#2
[0051] 其中BW是PLL的带宽，ξ是阻尼因子且Ts是PLL的采样时长。
[0052] 如果块22的输出为低，那么开关30和32闭合且开关31打开。这种情况下块26 的输出将与参数μ相同。
[0053] 如果块22的输出为高，即输入相位变化超过了所编程的PSL值的情况，开关30和 32打开且开关31闭合。这种情况下，块26的输出乘以其先前的值（延迟元件27的输出） 以创建由以下公式给定的指数衰减函数
[0054]
[0055] 其中η是从开关31闭合开始的采样数的指数。
[0056] 块28用于控制块24输出处的衰减量。如果块28的输入小于衰减阈值，那么块28 的输出将被设置为衰减阈值，否则块28的输出将与其输入相同。
[0057] 图6示出了用于在发生参考切换时（手动地或自动地）的情形下的FSL架构。主要 路径与传统的PLL中的相同。输入参考相位（复用器41所选择的可用参考RefO到RefN-1 中任一个的相位）与本地DC0 8的相位进行比较。相位误差匕进一步减去相位偏移值 移并将结果提供反馈至环路滤波器LPF7，LPF7可以是任何合适的低通滤波器。滤波器42 的输出是频率偏移Fd。本地DC0 8接收Fd并对它积分从而生成一本地相位。
[0058] 在开关44设置为sel= 0的正常操作中，DC0输入频率为正常PLL滤波器输出Fd。 在参考切换期间当频率斜率超过限制时，DC0 40从FSL控制块45取得输出（sel= 1)作 为它的频率输入值。
[0059] 在开关44设置为sel=0或1的正常操作期间，操作与图2中的相同并且相位偏 移值Pg为一恒定值。Pg变化仅仅为了当开关44的sel从1变为0,即，当FSL控制结束 且正常PLL操作恢复时，取得当前相位误差。
[0060] 频率变化（FC)检测单元45被实现为如图7中所示。FC检测单元45取得新的参 考和当前DC0频率Fd作为输入，其中新的参考在图6该非限制性示例中示为RefN-Ι(应当 理解的是，新的参考可以是N-1个参考refO至RefN-Ι中的任何一个）。在块50评估脉冲 宽度，即两个参考脉冲沿之间的时间（典型地是从上升沿到上升沿），并且结果通过低通滤 波器51以获得平均值，该平均值是平均参考频率的估算。然后在比较器52中将该频率与 当前DC0频率进行比较，并且输出经过模块53到达分频器54。
[0061] 当新的参考频率和振荡器频率之差大于一限制频率即每单位周期δHz时，执行 频率斜率控制。FC检测单元45的输出为时长计时器（Timer)(以操作周期为单位），时长 计时器是平均参考频率和当前DC0频率之间的频率差与δ的比例的绝对值。在一非限制 性示例中，如果时长计时器大于零，则需要频率斜率控制；否则进行正常PLL操作。
[0062] FSL控制实现的一非限制性实施例在图8中示出。它从FC检测单元45取得输出 计时器并将它与一周期计数器60进行比较，其中周期计数器60初始地被重置为零。如果 计时器大于零，sel设置为1且FSL控制43接管本地DC0 40的控制直到时间期满（计数 器达到计时器的值）。在该时间段期间，Fd缓慢地达到新的频率值Fdl，保证了df不超过 所要求的FSL。
[0063] 两个源之间的频率差为Fdl-Fd。在时间T期间（KM:错，T是自由选择的小于计时 器的时间间隔），新的输入参考和本地DC0之间的相位累积为（Fdr-Fd)*T(其中Fdr是新的 参考频率）并且df= (Fdr-Fd)*T/Timer，其中0 <T<Timer。因此df将线性地从0增 加到Fdr-Fd。结果，在时间段计时器期间输出频率Fdl线性地从Fd变化到Fdr。
[0064] 在FSL操作期间图8中的DC0 40补偿正常PLL环中FSL模式下发生的相位调整， 从而使得值相位（Phase)与（Fdr-Fd)*T相同。这允许从FSL限制模式到常规PLL模式的 无损过渡。
[0065] 图9中示出了用于发生参考频率瞬变的情形的FSL架构。图9与图6非常类似， 微小区别如下：输入仅具有一个参考，因此频率瞬变（FrequencyTransient)检测单元70 不同于图6中的FC检测单元45。
[0066] 图10中示出了用于参考瞬变的FT检测单元70。比较图7中的FC检测和图10中 的FT检测可知，区别在于参考频率Fdr的计算方式和决定计时器值是否应当输出的控制开 关80。Fdr用过滤器LPF短期81估算，过滤器LPF短期81通常具有比过滤器LPF长期82大得多 的带宽或更短的时间平均，LPF^y^S〗可以与图7中所示的用于参考切换情形的过滤器相同。
[0067] 在参考频率瞬变的情形下，为了检测超过频率斜率限制，除了计时器值大于零，还 必须满足以下两个条件：
[0068] 1.两个连续的短期频率估算几乎相同，S卩，当前Fdr和先前值（具有延迟期Z4之 差小于一阈值Thrl。这意味着在最近两个间隔中检测到相同的频率偏移。
[0069] 2.当前Fdr(即短平均滤波器（高带宽）的输出）和长期平均滤波器（低带宽） 的输出之差显著不同（大于一阈值Thr2)。这意味着频率瞬变发生在最近两个间隔中。
[0070] 由于频率瞬变决定是在短期平均滤波器显示在它们两个最近的输出中都发生了 频率变化时作出的，该决定被延迟了二至三个短期平均滤波器时间间隔。
[0071 ] 在该非限制性示例中，阈值Thrl被选择为噪声变化Thr噪声的三倍。Thr噪声可用图 11中所示的电路估算。保存所有先前的短期平均输出。这些值中除了最近两个值外应当没 有经历频率跳变。计算除了最近两个之外的之前保存值与长期平均输出之差并对它们的幅 度求平均（求和然后除以所使用的保存的输出数目N)。该平均值可用作噪声变化估算Thr 噪声<3
[0072] 如果Thrl太大，它可能给出频率跳变的错误触发，而如果它太小，则噪声可能阻 碍对跳变的检测。计算Thrl的公式为
[0073] Thrl = 3Thr噪声+ ε
[0074] 其中ε是一个小