延迟电路、振荡电路及半导体装置的制造方法
【技术领域】
[0001] 本发明设及延迟电路、具备该延迟电路的振荡电路及半导体装置。
【背景技术】
[0002] 对现有的延迟电路进行说明。图4是示出现有的延迟电路的电路图。 阳00引现有的延迟电路具备：反相器611、617、618 ;NM0S晶体管612 ;PM0S晶体管615、 616 ;电容613 ;恒流电路614 ;输入端子VIN;输出端子VOUT;电源端子101 ;W及接地端子 100。
[0004] 图5是说明现有的延迟电路的动作的时间图。 阳0化]在提升电源端子101的电源电压V孤之后，输入端子VIN的电压为低电平（Lo)时， 节点631的电压成为高电平（Hi曲）而NMOS晶体管612导通、PMOS晶体管616截止。因 NMOS晶体管612导通而电容613放电，节点632成为低电平。此时，反相器617的反转输出 为高电平，因此节点633的电压成为高电平。因而，PMOS晶体管615被截止，输出端子VOUT 的电压成为低电平。
[0006] 若输入端子VIN的电压变为高电平，则节点631的电压成为低电平而NMOS晶体管 612截止、PMOS晶体管616导通。因NMOS晶体管612截止而电容613开始充电并且节点 632上升。而且，如果节点632的电压超过反相器617的探测电压VRl，节点633的电压就 会成为低电平而PMOS晶体管615导通，输出端子VOUT的电压变为高电平。运样，延迟自输 入端子VIN的电压从低电平变到高电平时起到节点632的电压超过探测电压VRl为止的时 间（Td),而输出端子VOUT的电压从低电平变为高电平(例如，参照专利文献1)。
[0007] 现有技术文献 专利文献 专利文献1 :日本特开2004 - 260730号公报。
【发明内容】
[000引发明要解决的课题 然而，现有的延迟电路存在的课题是节点632的电压超过探测电压VRl为止的时间 (Td)出现偏差，难W正确地设定自输入端子VIN的电压从低电平变到高电平到输出端子 VOUT的电压从低电平变到高电平为止的延迟时间。
[0009] 本发明鉴于上述课题而成，提供能够正确设定自输入端子VIN的电压变化到输出 端子VOUT的电压变化为止的延迟时间的延迟电路。
[0010] 用于解决课题的方式 为了解决现有的课题，本发明的延迟电路及半导体装置采用如下结构。
[0011] 延迟电路在由耗尽型NMOS晶体管和在其栅极及背栅极与源极之间设置的电阻构 成的恒流电路与电容之间，具备栅极和背栅极与接地端子连接的耗尽型NMOS晶体管而构 成。
[0012] 发明的效果 本发明的延迟电路在恒流电路与电容之间具备栅极和背栅极与接地端子连接的耗尽 型NMOS晶体管，因此只用恒流电路的电阻和电容能够正确地设定延迟时间。
【附图说明】
[0013] 图1是示出本实施方式的延迟电路的电路图。
[0014] 图2是示出本实施方式的延迟电路的动作的时间图。
[0015] 图3是示出利用本实施方式的延迟电路的半导体装置的一个例子的电路图。
[0016] 图4是示出现有的延迟电路的电路图。
[0017] 图5是示出现有的延迟电路的动作的时间图。
[0018] 图6是示出利用本实施方式的延迟电路的振荡电路的一个例子的电路图。
[0019] 图7是示出图6的振荡电路的动作的时间图。
【具体实施方式】
[0020] 图1是示出本实施方式的延迟电路的电路图。
[0021] 本实施方式的延迟电路由W下部分构成：反相器111、119、120 ;NM0S晶体管112、 118、114、121 ;耗尽型NMOS晶体管113、116 ;电容117 ;电阻115 ;输入端子VIN;输出端子 VOUT;电源端子101 ;W及接地端子100。
[0022] 接着，对本实施方式的延迟电路的连接进行说明。 阳02引反相器111的输入与输入端子VIN连接，输出经由节点131与NMOS晶体管112的 栅极及NMOS晶体管121的栅极连接。NMOS晶体管112的漏极与节点132连接，源极与接 地端子100连接。NMOS晶体管121的漏极与节点133连接，源极与接地端子100连接。电 容117的一个端子与节点132连接，另一个端子与接地端子100连接。耗尽型NMOS晶体管 113的栅极及背栅极与接地端子100连接，漏极与NMOS晶体管114的源极及背栅极连接，源 极与节点132连接。NMOS晶体管118的栅极与输出端子VOUT连接，漏极与节点132连接， 源极与接地端子100连接。NMOS晶体管114的栅极与反相器119的输出连接，漏极与节点 133连接。电阻115连接在耗尽型NMOS晶体管116的源极与节点133之间。耗尽型NMOS 晶体管116的栅极及背栅极与节点133及反相器119的输入连接，漏极与电源端子101连 接。反相器120的输入与反相器119的输出连接，输出与输出端子VOUT连接。
[0024] 接着，对本实施方式的延迟电路的动作进行说明。图2是示出本实施方式的延迟 电路的动作的时间图。
[0025] 由耗尽型NMOS晶体管116和电阻115构成恒流电路。在提升电源端子101的电 源电压VDD后输入端子VIN的电压为低电平时，节点131的电压成为高电平而NMOS晶体管 112导通，从而电容117放电，节点132成为低电平。NMOS晶体管121也导通并且节点133 成为低电平，反相器119接受节点133的电压而输出高电平并使NMOS晶体管114导通。反 相器120接受来自反相器119的信号而输出低电平，从而输出端子VOUT的电压成为低电 平。
[0026] 若输入端子VIN的电压变为高电平，则节点131的电压成为低电平而NMOS晶体管 112、121被截止。因NMOS晶体管112、121截止而电容117开始充电并且节点132及节点 133的电压上升。若设耗尽型NMOS晶体管116的栅极源极间电压为VGSl，则在节点132的 电压上升并超过VGSl时耗尽型NMOS晶体管113截止且节点133的电压成为高电平。反相 器119接受节点133的电压而输出低电平的信号，使NMOS晶体管114截止。反相器120接 受反相器119的信号而输出高电平的信号，使输出端子VOUT的电压成为高电平。然后，使 NMOS晶体管118导通，使节点132的电压成为低电平。运样，延迟自输入端子VIN的电压从 低电平变到高电平时起到超过耗尽型NMOS晶体管116的栅极源极间电压为止的时间（Td), 而输出端子VOUT的电压从低电平变到高电平。
[0027] 若设电阻115的电阻值为Rdly、电容117的电容值为Cdly,则对电容117进行充 电的充电电流Ichg可表不为：
[0028] 延迟时间Td可表示为：
[0029] 由式1可表示为：
[0030] 决定延迟时间Td的参数在式3中仅为电容117的电容值和电阻115的电阻值。因 此，延迟时间能够通过调整电容117和电阻115来高精度地设定。
[0031] 然后，当输入端子VIN的电压变到低电平并解除了延迟电路的动作时，节点131的 电压成为高电平并使NMOS晶体管112、121导通。而且，节点133的电压成为低电平并且输 出端子VOUT的电压变到低电平。
[0032] 如W上说明的那样，本实施方式的延迟电路能够使决定延迟时间的参数仅为电容 117和电阻115,因此通过仅调整电容117和电阻115,能够得到高精度的延迟时