532，其具有连接到2dB单元230的第二单元端子的漏极、连接到2dB单元230的第一单元端子的源极以及构造为接收控制信号C2的栅极；以及第二 FET536，其具有连接到2dB单元230的第三单元端子的漏极、接地的源极以及构造为接收控制信号C2_i的栅极。4dB单元240包括以下:第一 FET 542，其具有连接到4dB单元240的第二单元端子的漏极、连接到4dB单元240的第一单元端子的源极以及构造为接收控制信号C4的栅极；以及第二 FET 546，其具有连接到4dB单元240的第三单元端子的漏极、接地的源极以及构造为接收控制信号C4_i的栅极。
[0058]0.5dB单元210能够接收控制信号Cl和Cl」，使得在第一状态下，第二FET 516以低漏极-源极阻抗工作，从而将衰减网络214的第三网络端子与地电耦合，而第一 FET 512以高漏极-源极阻抗工作，从而不将0.5dB单元210的第一单元端子和第二单元端子电耦合。以这种方式，衰减网络214能够提供0.5dB单元214的第一单元端子与第二单元端子之间的0.5dB的衰减。在第二状态下，第二 FET 516以高漏极-源极阻抗工作，从而不将衰减网络214的第三网络端子电耦合，而第一 FET 512以低漏极-源极阻抗工作，从而将0.5dB单元210的第一单元端子和第二单元端子电親合。通过这种方式，第一 FET 512能够传递RF信号，使其不被衰减网络214衰减。在该构造中，0.5dB单元210的第二状态是插入状态。
[0059]IdB单元220、2dB单元230和4dB单元240还能够接收控制信号以按照类似于上文针对0.5dB单元210所描述的方式工作于第一状态和第二状态。类似于上述，控制信号Cl和Cl」能够控制第一 FET 522和第二 FET 526以将IdB单元220置于其第一状态或第二状态。而且，控制信号C2和C2_i能够控制第一 FET 532和第二 FET 536，以将2dB单元230置于其第一状态或第二状态。同样，控制信号C4和C4_i能够控制第一 FET 542和第二FET 546以将4dB单元240置于其第一状态或第二状态。
[0060]在图5中，FET 512至546中的每一个可以是N沟道或P沟道，控制信号CO，C0_i, Cl, Cl_i, C2, C2_i, C4, C4_i可以是电压信号。例如，当0.5dB单元210的第一 FET 512和第二 FET 516是N沟道FET时，则0.5dB单元210能够接收控制信号Cl和Cl」作为电压。在该构造中，在第一状态下，当控制信号Cl」将大于OV或FET阈值电压的高压提供给第二 FET 516的栅极时，第二 FET 516能够以低的漏极-源极阻抗工作，从而将衰减网络214的第三网络端子与地电耦合；而当控制信号Cl将低于FET阈值电压的低压提供给第一 FET512的栅极时，第一 FET 512能够以高的漏极-源极阻抗工作，从而不将0.5dB单元210的第一单元端子和第二单元端子电耦合。其他的适合于使用工作于第一状态和第二状态的N沟道和P沟道FET的DSA的构造和控制信号应当为本领域技术人员所理解。
[0061]图6是根据本发明的另一实施方案的延迟电路600的输出波形的示意图。延迟电路600能够将多个控制信号提供给多个衰减单元210-240，从而控制过冲，如参考图2A和图2B所论述的。延迟电路包括三个反相器级。第一级包括以下:第一 NFET 606，其具有栅极、源极和漏极；第一 PFET 604，其具有与第一 NFET 606的栅极电连接的栅极、与电源电压VDD电连接的源极以及与第一NFET 606的漏极电连接的漏极；以及电流源602，其电连接在第一 NFET 606的源极和地之间。第二级包括以下:第二 NFET 616，其具有栅极、电接地的源极以及漏极；以及第二 PFET 614，其具有与第二 NFET 616的栅极电连接的栅极、与电源电压VDED电连接的源极以及与第二 NFET 616的漏极电连接的漏极。第三级包括以下:第三NFET 626，其具有栅极、电接地的源极以及漏极；以及第三PFET 624，其具有与第三NFET626的栅极电连接的栅极、与电源电压VDD电连接的源极以及与第三NFET 626的漏极电连接的漏极。三级级联，使得第一级能够在第一 NFET 606的栅极接收输入电压VI，而第三级能够在第三NFET 626的输出提供延迟的输出电压V1B。第二级电连接在第一级与第二级之间的级联中，使得第二 NFET 616的栅极与第一 NFET 606的漏极电连接且使得第三NFET626的栅极与第二 NFET 616的漏极电连接。
[0062]电流源602能够调节输入信号Vl与输出信号VlB之间的时延量tdel，如图6中的两个波形所示。如图6所示，延迟电路600能够工作，使得当输入信号从高压VDD(电源)转变到低压(OV)时，则输出信号VlB能够以极小延时或者无延时地从低压变成高压。而且，如图6所示，延迟电路能够工作，使得当输入信号Vl从低压转变成高压时，输出信号VlB能够在测量的时延tdel之后从高压变成低压。
[0063]类似于延迟电路600的多个延迟电路能够产生多个控制信号CO，C0_i，Cl，Cl_
i,C2, C2_i, C4,和C4_i以控制图5的多位DSA 200的RF信号的过冲。例如，当FET 512-546中的每一个为N沟道FET时，输出波形能够用来提供先接后断转变:每个FET能够在延时tdel之后从具有高的漏极-源极阻抗切换到具有低的漏极-源极阻抗，而每个FET能够以极小的延迟或者无延迟地从具有低的漏极-源极阻抗切换到具有高的漏极-源极阻抗。通过示例的方式，类似于图6的延迟电路的第一延迟电路能够提供输出C0_i，而另外的反相器能够将信号反相以提供CO。类似地，类似于图6中的第二至第四延迟电路能够进一步提供输出Cl_i，C2_i,和C4_i，而另外的反相器能够使Cl_i，C2_i,和C4_i反相以分别提供Cl、C2和C4。当四位DSA 201的一个或多个衰减单元从第一状态变成第二状态时，则一个或多个衰减单元的第一 N沟道FET能够在时延tdel之后从具有高的源极-漏极阻抗变成具有低的漏极-源极阻抗。在四位DSA 201的一个或多个衰减单元从第二状态变成第一状态的同时，则一个或多个衰减单元的第一 N沟道FET能够以极小延迟或无延迟地从具有低的漏极-源极阻抗变成具有高的漏极-源极阻抗。这样，四位DSA 201的衰减单元210-240能够工作，使得在从第一或第二状态转变成第二或第一状态的过冲中，从第一状态到第二状态的转变时间与从第二状态到第一状态的转变时间相比延迟了量tdel。因此，由于延迟信号，总暂态衰减可以大于或等于转变之前和之后的总衰减。
[0064]图7是根据本发明一个实施方案的多位DSA系统控制方法700的流程图。在控制方法700中，在初始化步骤702中系统初始化，每个衰减单元(位)接收初始控制信号以确定初始工作状态。在初始化步骤702之后是操作步骤704，在该步骤中系统作为衰减器在稳态下工作，通过单位(位)之和来确定受控衰减量。决策块706能够代表变化或转变的开端。决策块706能够观察多位DSA系统是否变化而以新的衰减值工作。如果系统不需要变化，则系统返回到操作步骤704。然而，如果系统需要变化，则操作流程继续到第一转变步骤708:控制信号能够改变需要从插入状态变成衰减状态的每个衰减单元的状态。在第一转变步骤708中仅出现需要从插入状态变成衰减状态的单元，然后下面的步骤是第二转变步骤710:控制信号能够改变需要从衰减状态变成插入状态的每个衰减单元的状态。
[0065]图7的多位DSA系统控制方法700从概念上应用于本文的方法和装置的教导。例如，图5的衰减单元210-240中的每一个能够由类似于图6所示的延迟电路600的延迟电路来控制，方式与多位DSA控制方法700的流程操作一致。结合多位DSA控制方法700，考虑例如图5的IdB单元220的操作。延迟电路600能够利用波形VlB来提供控制信号Cl_i，同时还提供从VlB的逻辑逆得到的附加信号Cl。当第一 FET 522和第二 FET 526为N沟道FET时，当延迟电路600的Vl低时，IdB单元220工作于其第一状态(衰减)，而当Vl高时，工作于其第二状态(插入)。同理，当Vl从低变成高时，Cl和Cl」在时延tdel之后改变以将状态改变成第二状态，插入；此外，当Vl从高变成低时，Cl和Cl」以与tdel相比而言极小的时延或无时延地变化，从而将状态改变成第一状态，衰减。
[0066]当衰减单元210-240中的每个以相同的方式由类似于延迟电路600的延迟电路控制时，则第一转变步骤708和第二转变步骤710按设计方式发生:从第二状态(插入)变成第一状态(衰减)的衰减单元在从第一状态变成第二状态的衰减单元之前变化。与如图2B的上方波形中所描绘的控制过冲相结合，多位DSA