端子W及第九晶体管的第一端子互相电连接，并且作为 第二输入信号生成电路的输出端子而起作用。
[0048] 第二电位通过第二电源线32供应至第十一晶体管111的第一端子和第十晶体管 110的第一端子。第一电位通过第一电源线31供应至第九晶体管109的第二端子。来自下一 级之后一级的脉冲信号输入至第十一晶体管111的栅极端子。第十一晶体管111的栅极端子 作为第二输入信号生成电路的第一输入端子并且也作为脉冲信号输出电路的第五输入端 子25而起作用。第二时钟信号化K2输入至第八晶体管108的栅极端子。第八晶体管108的栅 极端子作为第二输入信号生成电路的第二输入端子并且也作为脉冲信号输出电路的第二 输入端子22而起作用。来自前一级（在第一脉冲信号输出电路中，脉冲信号为起动脉冲信 号）的脉冲信号输入至第九晶体管109的栅极端子。第九晶体管109的栅极端子作为第二输 入信号生成电路的第=输入端子并且也作为脉冲信号输出电路的第四输入端子24而起作 用。第S时钟信号化K3输入至第十晶体管110的栅极端子。第十晶体管110的栅极端子作为 第二输入信号生成电路的第四输入端子并且也作为脉冲信号输出电路的第=输入端子23 而起作用。
[0049] 注意，脉冲信号输出电路的部件(例如，脉冲信号生成电路、第一输入信号生成电 路W及第二输入信号生成电路的配置示例)仅仅是示例，并且运里没有限制本公开的发明。
[0050] 在本实施例的下列描述中，在图IC中的脉冲信号输出电路中第一晶体管101的栅 极端子、第=晶体管103的栅极端子W及第一输入信号生成电路的输出端子互相连接处的 结点称为结点A。此外，第二晶体管102的栅极端子、第四晶体管104的栅极端子W及第二输 入信号生成电路的输出端子互相连接处的结点称为结点B。
[0051] 用于有利地执行自举操作的电容器可设置在结点A和第一输出端子26之间。而且， 为了保持结点B的电位，可设置电连接至结点B的电容器。
[0052] 在图IC中，第一晶体管101的沟道宽度W与沟道长度L的比率W/L和第S晶体管103 的沟道宽度W与沟道长度L的比率W/L各优选地大于第六晶体管106的沟道宽度W与沟道长度 L的比率W/L。
[0053] 在图IC中，第五晶体管105的沟道宽度W与沟道长度L的比率W/L优选地大于第六晶 体管106的沟道宽度W与沟道长度L的比率W/L。第五晶体管105的沟道宽度W与沟道长度L的 比率W/L优选地等于第屯晶体管107的沟道宽度W与沟道长度L的比率W/L。备选地，第五晶体 管105的沟道宽度W与沟道长度L的比率W/L优选地大于第屯晶体管107的沟道宽度W与沟道 长度L的比率W/L。
[0054] 在图IC中，第S晶体管103的沟道宽度W与沟道长度L的比率W/L优选地大于第四晶 体管104的沟道宽度W与沟道长度L的比率W/L。
[0055] 在图IC中，第八晶体管108的沟道宽度W和第十晶体管110的沟道宽度W各优选地小 于第十一晶体管111的沟道宽度W。
[0056] 氧化物半导体优选地用于第一至第十一晶体管101至111。借助于氧化物半导体， 晶体管的断态电流能够减小。另外，与在使用非晶娃等的情况下相比，通态电流和场效应迁 移率能够增加。而且，能够抑制晶体管的劣化。因此，消耗低功率的电子电路能够W高速操 作，并且实现具有更高精确度的操作。注意，因为在下面实施例中详细地描述了包括氧化物 半导体的晶体管，所W运里省略对它的描述。
[0057] < 操作〉 随后，参照图2、图3A至图3C、图4A至图4CW及图14描述了图IA至图IC中的移位寄存器 的操作。特别地，参照图3A至图3CW及图4A至图4C描述了在图2的时序图中的第一至第六期 间51至56的每一个中的操作。在时序图中，化Kl至化K4表示时钟信号；SPl表示第一起动脉 冲;OUTl至0UT4表示来自第一至第四脉冲信号输出电路10_1至10_4的第二输出端子的输出； 结点A和结点B表示结点A和结点B的电位;并且SROUTl至SR0UT4表示来自第一至第四脉冲信 号输出电路1〇_1至1〇_4的第一输出端子的输出。
[0058] 注意，在下列描述中，第一至第十一晶体管101至111全为n沟道晶体管。另外，在图 3A至图3CW及图4A至图4C中，由实线指示的晶体管表示晶体管处于导电状态（导通），并且 由虚线指示的晶体管表示晶体管处于非导电状态(截止）。
[0059] 典型地，描述第一脉冲信号输出电路10_1的操作。第一脉冲信号输出电路10_1的配 置如上所述。另外，输入信号与供应的电位之间的关系也如上所述。注意，在下列描述中，Vdd 用于待供应至输入端子和电源线的所有高电位(也称为H电平、H电平信号等），并且Vss用于 待供应至输入端子和电源线的所有低电位(也称为L电平、L电平信号等）。
[0060] 在第一期间51中，SPl处于H电平，使得高电位供应至作为第一脉冲信号输出电路 1〇_1中的第四输入端子24而起作用的第五晶体管105的栅极端子和第九晶体管109的栅极 端子。因此，第五晶体管105和第九晶体管109导通。在第一期间51中，CLK3也处于H电平，使 得第十晶体管110也导通。此外，因为高电位供应至第屯晶体管107的栅极端子，所W第屯晶 体管107也导通(参见图3A)。
[0061] 在第五晶体管105和第屯晶体管107导通时，结点A的电位增加。在第九晶体管109 导通时，结点B的电位降低。第五晶体管105的第二端子的电位为Vdd。因此，第五晶体管105的 第一端子的电位变成Vdd - Vthios,其为通过从第二端子的电位减去第五晶体管105的阔值 电压而得到的电位。第屯晶体管107的栅极端子的电位为Vdd。因此，在作为第屯晶体管107的 阔值电压的Vthi〇7高于或等于Vthios的情况下，结点A的电位变成Vdd -Vthio?，由此第屯晶体管 107截止。另一方面，在Vthi〇7低于Vthios的情况下，当第屯晶体管107保持导通时，结点A的电 位增加至Vdd - Vthios。在下文中，在第一期间51中的结点A的标记(最高电位）由Vah表不。
[0062] 在结点A的电位变成Vah时，第一晶体管101和第S晶体管103导通。运里，因为化Kl 处于L电平，所WL电平信号从第一输出端子26和第二输出端子27输出。
[0063] 在第二期间52中，CLKl的电位从L电平变化至H电平。因为第一晶体管101和第S晶 体管103是导通的，所W第一输出端子26的电位和第二输出端子27的电位增加。另外，在第 一晶体管101的栅极端子和源极端子(或漏极端子)之间生成电容;利用该电容，其栅极端子 和源极端子(或漏极端子）电容禪合。相似地，在第=晶体管103的栅极端子和源极端子(或 漏极端子)之间生成电容;利用该电容，其栅极端子和源极端子(或漏极端子）电容禪合。因 此，当第一输出端子26的电位和第二输出端子27的电位而增加时，处于浮动状态的结点A的 电位增加（自举操作）。结点A的电位最终变成高于VDD+Vthioi，并且第一输出端子26的电位和 第二输出端子27的电位的每一个变成Vdd化电平）（参见图2和图3B)。
[0064] 在第二期间52中，第九晶体管109处于导通状态；因此，结点B保持在L电平。因此， 能够抑制由于电容禪合而在结点B的电位上产生的变化(该变化发生在第一输出端子26的 电位从L电平变化到H电平时），使得能够防止由于该变化而在电位中产生的故障。
[0065] 如上所述，在第二期间52中，在第二输出端子27的电位处于H电平的情况下，为了 确保将第二输出端子27的电位增加至Vdd(H电平），第=晶体管103的栅极电压(Vgs)需要高 到用W导通第S晶体管103。在第S晶体管103的Vgs低的情况下，第S晶体管103的漏极电流 小，使得在指定的期间中（运里，在第二期间中）花费很长时间来将第二输出端子27的电位 增加至Vdd化电平）。因此，第二输出端子27的波形的上升变得平缓，运导致故障。
[0066] 注意，第二期间52中的第S晶体管103的Vgs取决于第一期间51中的结点A的电位。 因此，为了增加第立晶体管103的Vgs,结点A的电位应该在第一期间51中尽可能的高巧虑到 电路设计，最大值为Vdd - Vthios或Vdd - Vthi〇7)。对第一输出端子26和第一晶体管101的Vgs 来说也是同样的。
[0067] 因此，第五晶体管105的沟道宽度W与沟道长度L的比率W/L优选地大于第六晶体管 106的沟道宽度W与沟道长度L的比率W/L。在第五晶体管105的沟道宽度W与沟道长度L的比 率W/L大于第六晶体管106的沟道宽度W与沟道长度L的比率W/L时，第一期间51中的结点A的 电位能够在更短的时间内增加至Vdd - Vthios或Vdd - Vthi〇7。注意，在第一期间51中，第六晶 体管106处于截止状态。在使得第五晶体管105的沟道宽度W与沟道长度L的比率W/L大于第 六晶体管106的沟道宽度W与沟道长度L的比率W/L时，第六晶体管106中的泄漏电流(IDff)能 够为较小，并且因此结点A的电位能够在更短的时间内增加至Vdd - Vthios。
[0068] 在沟道长度L由于晶体管的小型化而变短时，阔值电压偏移，并且第六晶体管106 在一些情况下作为常通(normally on)晶体管而起作用。甚至在运种情况下，在使得第六晶 体管106的沟道宽度W与沟道长度L的比率W/L小于第五晶体管105的沟道宽度W与沟道长度L 的比率W/L时，第六晶体管106的导通电阻能够大于第五晶体管105的导通电阻。因此，能够 使得结点A的电位成为接近于Vdd - Vthios或Vdd - Vthi〇7的电位。
[0069] 第五晶体管105的沟道宽度W与沟道长度L的比率W/L优选地几乎等于第屯晶体管 107的沟道宽度W与沟道长度L的比率W/L。表达"几乎等于"能够在运种情况下使用:考虑到 由于制造误差或偏差而产生的细微差别，将理解成两个对象具有相同的值。在第五晶体管 105的沟道宽度W与沟道长度L的比率W/LW及第屯晶体管107的沟道宽度W与沟道长度L的比 率W/L互相相等时，第五晶体管105和第屯晶体管107的电流供应能力可互相相等；因此，结 点A的电位能够高效地增加。注意，第五晶体管105和第屯晶体管107的阔值电压Vth优选地几 乎互相相等。
[0070] 注意，第五晶体管105的沟道宽度W与沟道长度L的比率W/L能够根据晶体管特性、 时钟频率、第一晶体管101的栅极电容、第=晶体管103的栅极电容、移位寄存器的操作电压 等来确定。
[0071] 在第六晶体管106的沟道宽度W较大时，在第六晶体管106作为常通晶体管而起作 用的情况下，泄漏电流增加；因此，结点A的电位降低。另外，通过第五晶体管105来防止结点 A的充电。在要求高速操作的情况下，为了给结点A充电，需要在短时间内降低结点B的电位。 在此情况下，第六晶体管的电位需要在短时间内降低。
[0072] 因此，在第六晶体管的沟道宽度W小于第五晶体管的沟道宽度W时，能够防止结点A 的电位上的变化。另外，结点B的负载能够减小。运样，考虑到晶体管特性和驱动规格，确定 了第五晶体管105、第六晶体管106W及第屯晶体管107的尺寸，由此能够实现具有高效率的 移位寄存器。
[0073] 在第S期间53中，SPl变成L电平，使得第五晶体管105和第九晶体管109截止。另 外，CLKl保持在H电平并且结点A的电位不会变化；因此，Vdd(H电平信号)从第一输出端子26 和第二输出端子27输出（参见图3C)。注意，在第=期间53中，虽然结点B处于浮动状态，但是 第一输出端子26的电位未变化;因此，由于电容禪合而产生的故障是可W忽略的。
[0074] 在第四期间54中，因为CLK2和CLK3两者都处于H电平，所W结点B的电位在短时间 内增加。另外，CLKl变成L电平。因此，第二晶体管102和第四晶体管104导通，使得第一输出 端子26和第二输出端子27的电位在短时间内降低(参见图4A)。另外，第六晶体管106导通， 使得结点A的电位变成L电平。因此，第一晶体管101和第=晶体管103截止，由此第一输出端 子26和第二输出端子27的电位变成L电平。
[0075] 在第四期间54中，结点A的电位应该在CLKl在第六期间中变成H电平之前（即，在第 四期间54和第五期间55期间）降低至Vss。在结点A的电位在第五期间55期间没有降低至Vss 时，由于在第=晶体管103的栅极和源极之间而产生的电容禪合，结点A的电位再次增加；因 此，第一晶体管101和第=晶体管103导通，并且电荷流经第一输出端子26和第二输出端子 27,使得可能发生故障。
[0076] 因此，按照下列公式（1)至公式(7)来确定第一晶体管101、第S晶体管103W及第 六晶体管106间的关系，由此，减少了由于负载而产生的操作故障，并且能够实现操作的稳 定性。
(1) (2) (3) (4) 巧） (6) (7) 在W上公式中，tcKH对应于化Kl处于H电平的期间，即，第二期间52和第S期间53;tcKL对 应于化Kl处于L电平的期间，即，第四期间54和第五期间55;并且toff对应于用于降低结点A 的电位至Vss所需要的时间。即，在tcKL中，结点A的电位在W冲降低至Vss。只要Wf花费在从 第四期间54直到第五期间55的期间中，对tnff没有具体地限制;例如，tnff可花费在第四期间 54_1中、在从第四期间54_1直到第四期间54_3的期间中或在从第四期间54_1直到第四期间 54_5的期间中（参见图14)。具体地，优选对应于从第四期间54直到第五期间55的期间的1/2 的从第四期间54_1直到第四期间54_3的期间。理由如下:在Wf设置为相对于tcKL太短时，为 了快速地降低结点A的电位，第六晶体管106的沟道宽度W需要设置得较大，并且与此相反， 在tDff设置得长时，直到输入下一个H电平时钟信号时，结点A的电位也不能够降低至Vss,并 可能发生故障。即，需要考虑到时钟信号的频率等来确定Uff。注意，在图14的时序图中，期 间的一部分(例如，从第四期间54_1直到第四期间54_5的期间）是放大的;然而，该时序图并 非与图2中的时序图大不相同。
[0078] Cioi和Ci〇3分别表示第一晶体管101的栅极电容和第=晶体管103的栅极电容。Vf表 示第S期间53中的结点A的电位。
[0079] 公式(2)中的ii〇6表示第六晶体管106的漏极电流。借助于此，能够确定第六晶体管 106的尺寸(例如，W/L)。换句话说，能够考虑到化Kl的操作频率、第一晶体管101的尺寸、第 =晶体管103的尺寸W及结点A的电位来确定第六晶体管106的尺寸。
[0080] 例如，在CLKl的操作频率高的情况下，结点A的电位需要快速地降低；因此，Uff应 该如公式（1)所示那样短。因此，ilG6需要为较大。根据ilG6从公式（2)计算WlG6,并且WlG6能够 被确定。
[0081] 另一方面，在第一晶体管101的尺寸和第S晶体管103的尺寸较小的情况下，ii〇6可 W为较小；因此，根据公式(2)，Wi〇6变小。注意，因为第S晶体管103用于输出负载的充电和 放电，所W在放电时，不仅第四晶体管104而且第=晶体管103能够通过增加第=晶体管的 尺寸来放电。因此，输出电位能够在短时间内降低。因此，在结点A的电位逐渐降低时，因为 第=晶体管103处于导通状态，所W与在仅仅第四晶体管104放电的情况下相比，输出电位 能够在短时间内降低。运样，考虑到晶体管特性和驱动规格来确定第六晶体管106的尺寸， 由此能够实现具有高效率的移位寄存器。
[0082] 在第四期间54中，CLKl的电位从H电平变化至L电平，并且同时，脉冲信号（SR0UT3) 输入至第五输入端子25。因此，第十一晶体管111导通。因为第十一晶体管111导通，所W结 点B的电位增加至VDD-Vthiii。因此，第二晶体管102、第四晶体管104 W及第六晶体管106导 通。在第二晶体管102和第四晶体管104导通时，第一输出端子26和第二输出端子27的电位 变成Vss。注意，第一晶体管101和第=晶体管103截止。
[0083] 此时，结点B通过第十晶体管110和第八晶体管108W及第十一晶体管111来充电。 第十晶体管110的栅极和第八晶体管108的栅极分别连接至第=输入端子23和第二输入端 子22,并且第十晶体管110的栅极电容和第八晶体管108的栅极电容分别对应于第=输入端 子23的负载