孤L相当。源极为基板，所有的柱子终止在基板处，且因此源级对所有的半导体单元（柱 子）是共用的。每一个柱子的另一端是半导体单元的漏极。在每一个柱子中存在源极与漏 极之间的通道，此外所述通道长度应当大于DBL。类似于此的半导体单元的制造工艺适用于 具有柱型通道W及薄片状共用字线的立体（3D)集成。因此，元件级忍片识别也能够W-种 与S维LSI相容的方式提出。
[0162] 最好的是，当没有离子存在于通道中的源极边缘上时，上文所提及的通道长度足 够长W使漏极电流稳定。一般而言，通道长度超过DBL的S倍；也就是30皿。 阳163] <第^^一实施例：晶界〉
[0164] 图61为一种通道的晶界的晶粒示意图。示出于图61中的所述通道可例如是，审U造于图11所示的集成电路中，且所述通道可由多晶娃所制成。所述通道中的多晶娃可由图 61中所示的晶粒及晶界所组成，且所述晶粒可在处理加热过程中沿着垂直于基板表面的方 向生成。晶粒的大小（晶粒的宽度Wgr)因此对溫度W及加热过程敏感。所述平均晶粒宽 度一般例如是数十纳米至几百纳米。另一方面，晶界的宽度Wgb-般为数个纳米。 阳165] 图62为具有晶界的晶体管元件W及不具有晶界的晶体管元件的感测阔值电压Vt 值的分布示意图。如图62所示，感测阔值电压Vt值的分布可分为两个峰值，其是由隔离于 晶界的正离子所造成，右边的峰值敏感于栅极宽度分散性、栅极长度分散性、字线电阻分散 性、比特线电阻分散性等等。运些分散性不仅见于右边的峰值，但也可见于左边的峰值。因 为晶界的位置和数量可W是概率性的，故左边的峰值的阔值电压为分散的。举例而言，晶粒 的数目可W泊松分布（Poissondistr化Ution)进行描述。此后在本实施例的说明中，将源 极和漏极是P型区域和所述导电载体为空穴，然而本发明并不限于此范例。
[0166] 应注意的是，阔值电压Vt被位于通道的源极端的正离子降低、被位于通道的中屯、 的正离子部分地降低、W及被位于漏极端的正离子轻微地降低。图63为不具有晶界的罐片 晶体管的结构示意图，图64为具有位于通道的源极端的晶界的罐片晶体管的导电状态示 意图，图65为具有位于通道的中屯、的晶界的罐片晶体管的导电状态示意图，W及图66为具 有位于通道的漏极端的晶界的罐片晶体管的导电状态示意图。介于源极S与漏极D之间的 通道可在半导体单元的纳米线结构或立柱结构实施，其中，所述通道具有长度L和厚度Z。
[0167] 在本发明的一示范性实施例中，基本电荷对于电位分布的影响大约为lOOmV，跨越 通道层的典型电场大约为0.IMV/cm，运表示基本电荷的影响可W从接口上10纳米消失，此 正好是DBL。此外，晶界可存储多个离子，也因此晶界的影响可能消失在几个10皿W下。因 此，当通道中晶界的位置相较于漏极更靠近源极时，则晶界影响到阔值电压Vt的分布。然 而，应注意的是，本发明不限于上述范例。
[0168] 在图63中，无空穴的电流因晶体管中没有晶界而被反射。当晶界存在于源极端 时，如图64所示，则空穴流由于位于源极端的晶界析出（segregated)的正电荷而被反射于 通道的源极端。当晶界存在于通道的中屯、时，如图65所示，则空穴流被位于晶界析出的正 电荷部分地反射。此外，当晶界存在于通道的漏极端时，如图66所示，则空穴流被位于晶界 析出的正电荷轻微地反射。应更注意的是，晶界的数目并不限于所述的范例。除了通道不 具有晶界或具有一个晶界之外，如图63-66所示，通道中可存在一个W上的晶界。
[0169] 在一些实施例中，图61所示晶粒宽度Wgr沿着生成通道的垂直于基板表面上的垂 直轴变化。因此，通道的厚度应调整W控制平均晶粒宽度更适合于通道层中。在一些实施 例中，通道的长度L介于平均晶粒宽度与=倍平均晶粒宽度之间。此外，通道层的厚度可小 于通道的平均晶粒宽度。除此之外，在一些实施例中，通道为纳米线结构的一部份，纳米线 的直径可小于通道的平均晶粒宽度。另一方面，当通道为柱状结构的一部分时，则柱状结构 的直径可小于通道的平均晶粒宽度。
[0170] <第十二实施例：数据交换方法〉 阳171] 图67为本发明一个示范性实施例的数据交换系统的方块示意图。图68为本发明 一个示范性实施例的数据交换的方法流程图。参照图67,数据交换系统包含第一装置610、 第二装置620、W及网络650。所述第一装置610可包含识别管理单元630,且所述第二装置 620包含集成电路640。此外，所述集成电路640可例如是图11所示的集成电路700。另 一方面，第一装置610可例如是决定与第二装置620的通信会话是否安全的数据中屯、。应 注意的是，所述第一装置610W及第二装置620的数目并不限于图67所示。参照图67W 及图68,图67中所示的系统可用W执行介于第一装置610与第二装置620之间的数据交 换方法。在步骤S700中，第一装置610提供封包的第一组PlW通过网络650传递至第二 装置620。封包的第一组可包含读取电压的顺序，例如是栅极电压。应强调的是，网络650 可W是任意能够传递数据封包且适合的有线或无线网络。在步骤S710中，第二装置620的 集成电路640反应于封包的第一组而产生封包的第二组P2。所述产生封包的第二组P2的 方法可例如是参照图33W及图43-44所示的方法。然后，传递封包的第二组P2至第一装 置610。在一实施例中，第一装置610可寄送封包的第一组Pl中的栅极电压的顺序，且第 二装置620可在封包的第二组P2中输出多个分别对应至一栅极电压的映射表。换句话说， 第二装置620可根据由第一装置610使用上述的密码生成方法所寄送的一栅极电压而产 生一映射表。封包的第一组PlW及封包的第二组P2可分为多个封包，但本发明不W此为 限。在步骤S720中，第一装置610中的识别管理单元630比较封包的第一组Pl与封包的 第二组P2并产生比较结果。在步骤S730中，第一装置610接着根据所述比较结果判断第 二装置620是否允许与第一装置610进行通信。换句话说，不同的栅极电压造成第二装置 620中不同的通道电流，且不同的第二装置620具有不同的通道状况，像是通道中不同的电 流调整元件配置于不同的位置，也因此，第一装置610可在通过封包的第二组P2识别介于 映射表之间的相同特征执行认证。应注意的是，运两个封包（封包的第一组PlW及封包的 第二组P2)为独立的。此外，来自第二装置620的信号不经过任何的算法，其原因在于其是 CMOS的PUF的物理波动。因此，只要数量庞大的封包通过网络进出第一装置610时，则黑客 (baker)很难检测封包的第一组Pl与封包的第二组P2之间的关系。
[0172] 最后应说明的是：W上各实施例仅用W说明本发明的技术方案，而非对其限制； 尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其 依然可W对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征 进行等同替换；而运些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技 术方案的范围。
【主权项】
1. 一种集成电路，其特征在于，包括： 至少一个第一输入/输出端； 至少一个电流路径，所述至少一电流路径与所述至少一第一输入/输出端相连接； 至少一个控制端，所述控制端设置在所述至少一个电流路径之上，经配置以将多个控 制端电压施加在所述至少一个电流路径上；以及 至少一个第二输入/输出端，所述至少一第二输入/输出端与所述至少一电流路径相 连接， 其中至少一电流调整元件配置于所述至少一电流路径以调整电流。2. 根据权利要求1所述的集成电路，其特征在于，所述至少一电流调整元件包括至少 一掺杂离子、以及根据德布洛伊长度（DBL)定义的电流路径的宽度或厚度中的任一者，且 该电流路径的长度长于该电流路径的宽度。3. 根据权利要求1所述的集成电路，其特征在于，该所述至少一电流调整元件包括至 少一晶界。4. 根据权利要求3所述的集成电路，其特征在于，该电流路径的长度介于该电流路径 的平均晶粒宽度与三倍的该电流路径的平均晶粒宽度之间。5. 根据权利要求3所述的集成电路，其特征在于，该电流路径的厚度小于该电流路径 的平均晶粒宽度。6. 根据权利要求3所述的集成电路，其特征在于，该晶界位于接近所述至少一第一输 入/输出端以及所述至少一第二输入/输出端。7. 根据权利要求1所述的集成电路，其特征在于，还包括： 至少一个感应放大器，所述感应放大器与所述至少一个第二输入/输出端相连接，经 配置以感应来自所述至少一个第二输入/输出端的电流，并根据所述控制端电压中的其中 之一来判定出一阈值电压；以及 一处理电路，所述处理电路经配置以将由所述相应的感应放大器判定出的每一个阈值 电压分类成一第一状态和一第二状态，并在一映射表中的地址上标记每一个阈值电压的状 ??τ〇8. -种集成电路，其特征在于，包括： 多个半导体单元，每一个半导体单元经配置以表示一映射表中的一地址且包括一第一 输入/输出端、一第二输入/输出端、一电流路径以及一控制端，其中至少一电流调整元件 配置于至少一电流路径中以调整电流； 多个感应放大器，每一个感应放大器连接至所述第二输入/输出端且经配置以感应来 自所述第二输入/输出端的电流，并判定出所述相应半导体单元的一阈值电压；以及 一处理电路，所述处理电路经配置以将由所述相应的感应放大器判定出的每一个所述 阈值电压分类成一第一状态和一第二状态，并在所述映射表中的所述相应地址上标记每一 个所述阈值电压的状态。9. 根据权利要求8所述的集成电路，其特征在于，所述至少一电流调整元件包括至少 一掺杂离子、以及根据德布洛伊长度（DBL)定义的电流路径的宽度或厚度中的任一者，且 该电流路径的长度长于该电流路径的宽度。10. 根据权利要求8所述的集成电路，其特征在于，所述至少一电流调整元件包括至少 一晶界。11. 根据权利要求10所述的集成电路，其特征在于，该电流路径的长度介于该电流路 径的平均晶粒宽度与三倍的该电流路径的平均晶粒宽度之间。12. 根据权利要求10所述的集成电路，其特征在于，该电流路径的厚度小于该电流路 径的平均晶粒宽度。13. 根据权利要求10所述的集成电路，其特征在于，该晶界位于接近所述至少一第一 输入/输出端以及所述至少一第二输入/输出端。14. 根据权利要求10所述的集成电路，其特征在于，还包括： 一共同第一输入/输出端线，电性连接至该半导体元件的第一输入/输出端；以及 一共同字线，电性连接至该半导体元件的控制端。15. 根据权利要求10所述的集成电路，其特征在于，该半导体元件包括： 一半导体基板； 多个鳍片层，所述鳍片层垂直设于所述半导体基板上，其中所述电流路径在所述鳍片 层的顶部形成，且所述第一输入/输出端和所述第二输入/输出端分别设置在所述鳍片层 的一端和另一端并与所述电流路径相连接；以及 多个介电层，所述介电层设置在所述多个鳍片层上，其中所述控制端在所述介电层之 上。16. 根据权利要求1