第一漏极Dl电性接触。绝缘层GIl可为单一膜层或由多个膜层堆栈而成。绝缘层GIl的材质可为无机材料(例如:氧化娃、氮化娃、氮氧化娃等)、有机材料或上述组合。第一像素电极PEl可为穿透式像素电极、反射式像素电极或是半穿透半反射式像素电极。穿透式像素电极的材质包括金属氧化物，例如是铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、其它适当材料、或者是上述至少二者的堆栈层。反射式像素电极的材质可为具有高反射率的金属材料或其它适当材料。半穿透半反射式像素电极的材质可为穿透式像素电极的材质与反射式像素电极的材质的组合。
[0057]在本实施例中，第一主动元件Tl可选择性地为双栅极薄膜晶体管(dual gatethin film transistor)。详言之，第一主动元件Tl的第一栅极Gl包括二栅极区G11、G12。二栅极区G11、G12可为对应第一扫描线SLl的不同二区域。第一半导体图案层110包括分别连接区114、源极区116与漏极区118、与二栅极区Gll、G12重叠设置的二通道区112a、112b。通道区112a设置在源极区116与连接区114之间。连接区114设置在二通道区112a、112b之间。连接区114可为一重掺杂区，以降低二通道区112a、112b之间的阻值。通道区112b设置在连接区114与漏极区118之间。第一半导体图案层110包括更包括浅掺杂区113a、113b以及浅掺杂区115a、115b。浅掺杂区113a、113b位于源极区116与连接区114之间，且浅掺杂区113a、113b分别位于通道区112a的不同二侧。浅掺杂区115a、115b位于漏极区118与连接区114之间，且浅掺杂区115a、115b分别位于通道区112b的不同二侦U。浅掺杂区113a、113b、115a、115b可抑制第一主动元件Tl的漏电流。
[0058]请参照图1及图2，第一半导体图案层110的源极区116与第一源极SI电性连接。如图1所示，第一源极SI可为第一数据线DLl的一部分。如图2所示，主动元件阵列基板更包括绝缘层GI2。绝缘层GI2覆盖第一信道图案层110，而第一栅极Gl配置于绝缘层GI2上。绝缘层GI2具有暴露出第一信道图案层110的源极区116的开口 GI2a。主动元件阵列基板更包括绝缘层GI3。绝缘层GI3覆盖第一栅极Gl且具有与开口 GI2a连通的的开口 GI3a。第一源极SI配置于绝缘层GI3上且填入开口 GI2a、GI3a，以和第一半导体图案层110的源极区116电性接触。请参照图1及图2，第一半导体图案层110的漏极区118与第一漏极Dl电性接触。如图1所示，第一漏极Dl与第一、二数据线DL1、DL2分离且可选择性地属于同一膜层。如图2所示，绝缘层GI2、GI3更分别具有相连通的开口 GI2b、GI3b。开口 GI2b、GI3b暴露出第一半导体图案层110的漏极区118，第一漏极Dl填入开口 GI2b、GI3b而与第一半导体图案层110的漏极区118电性接触。绝缘层GI2、GI3可为单一膜层或由多个膜层堆栈而成。绝缘层GI2、GI3的材质可为无机材料(例如:氧化硅、氮化硅、氮氧化硅等)、有机材料或上述组合。在本实施例中，绝缘层GI2、GI3举例为双层膜层堆栈而成，但不以此为限。
[0059]类似地，第二主动元件T2包括与第一扫描线SLl (标示于图1)电性连接的第二栅极G2、与第二栅极G2重叠设置的第二半导体图案层120、与第二半导体图案层120和第二数据线DL2(标示于图1)电性连接的第二源极S2以及与第二半导体图案层120电性连接的第二漏极D2。第二像素电极PE2与第二主动元件T2的第二漏极D2电性连接。详言之，如图2所示，绝缘层GIl覆盖第二漏极D2且具有暴露出第二漏极Dl的开口 Glib。第二像素电极PE2配置于绝缘层GIl上，且填入绝缘层GIl的开口 Gllb，以和第二漏极D2电性接触。第二像素电极PE2可为穿透式像素电极、反射式像素电极或是半穿透半反射式像素电极。穿透式像素电极的材质包括金属氧化物，例如是铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、其它适当材料、或者是上述至少二者的堆栈层。反射式像素电极的材质可为具有高反射率的金属材料或其它适当材料。半穿透半反射式像素电极的材质可为穿透式像素电极的材质与反射式像素电极的材质的组合。
[0060]在本实施例中，第二主动元件T2可选择性地为双栅极薄膜晶体管。详言之，第二主动元件T2的第二栅极G2包括二栅极区G21、G22。二栅极区G21、G22可为第一扫描线SLl的不同二区域。第二半导体图案层120包括连接区124、源极区126与漏极区128、分别与二栅极区G21、G22重叠设置的二通道区122a、122b。通道区122a设置在源极区126与连接区124之间。连接区124设置在二通道区122a、122b之间。连接区124可为一重掺杂区，以降低二通道区122a、122b之间的阻值。通道区122b设置在连接区124与漏极区128之间。第二半导体图案层120包括更包括浅掺杂区123a、123b以及浅掺杂区125a、125b。浅掺杂区123a、123b位于源极区126与连接区124之间，且浅掺杂区123a、123b分别位于通道区122a的不同二侧。浅掺杂区125a、125b位于漏极区128与连接区124之间，且浅掺杂区125a、125b分别位于通道区122b的不同二侧。浅掺杂区123a、123b、125a、125b可抑制第二主动元件T2的漏电流。
[0061]请参照图1及图2，第二半导体图案层120的源极区126与第二源极S2电性连接。如图1所示，第二源极S2可为第二数据线DL2的一部分。如图2所示，绝缘层GI2覆盖第二信道图案层120，而第二栅极G2配置于绝缘层GI2上。绝缘层GI2具有暴露出第二信道图案层120的源极区126的开口 GI2c。绝缘层GI3覆盖第二栅极G2且具有与开口 GI2c连通的开口 GI3c。第二源极S2配置于绝缘层GI3上且填入开口 GI2c、GI3c，以和第二半导体图案层120的源极区126电性接触。请参照图1及图2，第二半导体图案层120的漏极区128与第二漏极D2电性接触。如图1所示，第二漏极D2与第一、二数据线DL1、DL2分离且可选择性地属于同一膜层。如图2所示，绝缘层GI2、GI3更分别具有相连通的开口 GI2d、GI3d0开口 GI2d、GI3d暴露出第二半导体图案层120的漏极区128。第二漏极D2填入开口 GI2d、GI3d而与第二半导体图案层120的漏极区128电性接触。
[0062]如图1所示，在本实施例中，第一、二半导体图案层110、120可选择性地均为U形半导体图案层。更详细地说，第一、二半导体图案层110、120可为开口分别朝向第一、二像素电极PE1、PE2的二个U形半导体图案层。第一半导体图案层110的两端位于第一扫描线SLl的同一侧，且第一半导体图案层110的中心部IlOc位于第一扫描线SLl的另一侧。第二半导体图案层120的两端位于第一扫描线SLl的同一侧，且第二半导体图案层120的中心部120c位于第一扫描线SLl的另一侧。需说明的是，上述第一、二半导体图案层110、120的形状仅是用以举例说明本发明，而非用以限制本发明。在其他实施例中，第一、二半导体图案层110、120亦可呈其他适当形状；此外，第一、二半导体图案层110、120的形状亦可不同。
[0063]请参照图1，第一遮蔽图案层SMl与第一半导体图案层110以及第二半导体图案层120重叠。第一遮蔽图案层SMl与第二数据线DL2重叠且不与第一数据线DLl重叠。换言之，第一半导体图案层110包括与第一数据线DLl不重叠的第一区域(例如:通道区112b、浅掺杂区115a、115b)，第二半导体图案层120包括与第二数据线DL2重叠的第二区域(例如:通道区122a、浅掺杂区123a、123b)，而第一遮蔽图案层SMl由所述第一区域下方连续地延伸至所述第二区域下方。请参照图1及图2，在本实施例中，第一重复单元100可进一步包括第二遮蔽图案层SM2以及第三遮蔽图案层SM3。第二遮蔽图案层SM2与第一遮蔽图案层SMl分离开来。第二遮蔽图案层SM2与第一数据线DLl重叠且不与第二数据线DL2重叠。第二遮蔽图案层SM2遮蔽第一半导体图案层110的信道区112a以及浅掺杂区113a、113b。第三遮蔽图案层SM3与第一遮蔽图案层SMl及第二遮蔽图案层SM分离开来。第三遮蔽图案层SM3与第二半导体图案层120重叠且不与第一数据线DLl以及第二数据线DL2重叠。第三遮蔽图案层SM2遮蔽第二半导体图案层120的信道区122b以及浅掺杂区125a、125b。
[0064]请参照图2，在本实施例中，第一遮蔽图案层SMl、第二遮蔽图案层SM2以及第三遮蔽图案层SM3可属于同一膜层。主动元件阵列基板100更包括绝缘层GI4。绝缘层GI4覆盖第一遮蔽图案层SM1、第二遮蔽图案层SM2以及第三遮蔽图案层SM3，而第一半导体图案层110与第二半导体图案层120配置于绝缘层GI4上。绝缘层GI4可为单一膜层或由多个膜层堆栈而成。绝缘层GI4的材质可为无机材料(例如:氧化硅、氮化硅、氮氧化硅等)、有机材料或上述组合。在本实施例中，绝缘层GI4举例为双层膜层堆栈而成，但不以此为限。第一遮蔽图案层SM1、第二遮蔽图案层SM2以及第三遮蔽图案层SM3的材质可为金属或其他的不透光材料。
[0065]图3为图1的第一重复单元100的等效电路示意图。请参照图1及图3，第一数据线DLl与第一半导体图案层110的浅掺杂区113b及部份的连接区114之间具有电容Cl。第一半导体图案层110的浅掺杂区113a与第二遮蔽图案层SM2之间具有电容C2。第一半导体图案层110的浅掺杂区113b与第二遮蔽图案层SM2之间具有电容C3。第一半导体图案层110的浅掺杂区115b与第一遮蔽图案层SMl之间具有电容C4。第一半导体图案层110的浅掺杂区115a与第一遮蔽图案层SMl之间具有电容C5。第二数据线DL2与第一半导体图案层120的浅掺杂区123b以及部份连接区124之间具有电容Cl’。第二半导体图案层120的浅掺杂区123a与第一遮蔽图案层SMl之间具有电容C2’。第二半导体图案层120的浅掺杂区123b与第一遮蔽图案层SMl之间具有电容C3’。第二半导体图案层120的浅掺杂区125b与第三遮蔽图案层SM3之间具有电容C4’。第二半导体图案层120的浅掺杂区125a与第三遮蔽图案层SM3之间具有电容C5’。值得一提的是，在本实施例中，当第一数据线DLl的极性与第二数据线DL2的极性不相同时(意即，输入第一数据线DLl的讯号为正极性而输入第二数据线DL2的讯号为负极性，或者输入第一数据线DLl的讯号为负极性而输入第二数据线DL2的讯号为正极性时)，电容C2’、C3’会补偿原本电容C4、C5对第一像素电极PE的位准的影响，进而改善采用第一重复单元100的显示面板的串音问题。
[0066]图4为本发明另一实施例的第一重复单元的上视示意图。图4的第一重复单元100A与图1的第一重复单元100类似，因此相同或相对应的构件以相同或相对应的标号表示。图4的第一重复单元100A与图1的第一重复单元100的主要差异在于:图4的第二半导体图案层120A的形状与图1的第二半导体图案层120的形状不同。以下主要就此差异处做说明，二者相同或相对应之处，还请依照图4中的标号参照前述说明。
[0067]请参照图4，第一重复单元100A包括第一扫描线SLl、第一数据线DLl、第二数据线DL2、第一主动元件T1、第一像素电极PE1、第二主动元件T2、第二像素电极PE2与第一遮蔽图案层SM1。第一主动元件Tl包括与第一扫描线SLl电性连接的第一栅极G1、与第一栅极Gl重叠设置的第一半导体图案层1