技术总结
一实施方式的半导体存储装置具备行解码器及存储单元阵列，所述存储单元阵列具备第1功能块。第1功能块具备：第1区域(CEL)；第2区域(WLHU)，在第1方向(Y方向)上与第1区域(CEL)相邻；及第3区域(CNCT)，连接第1区域(CEL)与第2区域(WLHU)。存储单元阵列还具备：第1绝缘层(730)，填埋第1区域(CEL)与第2区域(WLHU)之间的第1槽(DY)，且与第3区域(CNCT)相接；第1接触插塞(CP12)，设置在第1绝缘层(730)中，且与行解码器电连接；及第1配线层(IC1)，连接选择栅极线(SGD)与第1接触插塞(CP12)。
技术研发人员：二山拓也
受保护的技术使用者：东芝存储器株式会社
文档号码：201680052188
技术研发日：2016.01.13
技术公布日：2018.05.18