导体结构、电容器阵列结构及制备方法与流程

本发明属于半导体器件及制造领域，特别是涉及一种基于多晶硅制程的导体结构、电容器阵列结构及制备方法。

背景技术：

动态随机存储器(Dynamic Random Access Memory，简称：DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管；晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连；字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。目前，在20nm一下的DRAM制程中，DRAM均采用堆栈式的电容构造，其电容器(Capacitor)是垂直的高深宽比的圆柱体形状以增加表面积。

目前，多晶硅工艺是目前已广泛应用于半导体的工艺之一，其中，多晶硅的结晶粒度 (grain size)是影响元件性能的重要参数之一。一般而言，藉由改变反应温度与压力可以直接的调整结晶粒度，然而，这些制程条件也可能会对前制程的元件电性产生影响，随着尺寸微缩以及性能的强化，多晶硅的工艺必须进行优化以符合最新的工艺要求。同时，目前的工艺制程当中，掺杂多晶硅经常用于导线等结构的制作上，多晶硅结晶粒度(grain size)若越小，则代表晶界密度(grain boundary density)越高，当载子在传递时会受到晶界陷阱(grain boundary trap)的影响而降低导电率。

因此，如何提供一种基于多晶硅制程的导体结构、电容器阵列结构及各自的制备方法，以解决现有技术中改善多晶硅结晶粒度的局限以及多晶硅结晶粒度过小导致的电导率增加的问题实属必要。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基于多晶硅制程的导体结构、电容器阵列结构及各自的制备方法，用于解决现有技术中改善多晶硅结晶粒度的局限以及多晶硅结晶粒度过小导致的电导率增加等问题。

为实现上述目的及其他相关目的，本发明提供一种基于多晶硅制程的导体结构的制备方法，包括如下步骤：

1)提供一基底，于所述基底中形成凹穴结构；以及

2)于所述凹穴结构内形成导体填充结构，且形成所述导体填充结构的材料源至少包含硅源及锗源，其中，所述锗源中的锗原子作为所述硅源中硅原子聚集生长的晶核，以增大形成的所述导体填充结构中硅结晶粒度。

作为本发明的一种优选方案，步骤2)中，所述导体填充结构包括填孔导电层及间隙仓，其中，所述间隙仓由所述填孔导电层的多晶硅之间的间隙构成，且所述填孔导电层包覆所述间隙仓。

作为本发明的一种优选方案，所述填孔导电层填充于所述凹穴结构内并还延伸覆盖所述凹穴结构周围的所述基底的上表面，所述间隙仓位于由所述凹穴结构所限定的所述填孔导电层内。

作为本发明的一种优选方案，所述填孔导电层位于所述基底上表面部分的厚度介于 120～800埃之间。

作为本发明的一种优选方案，所述填孔导电层对应于所述间隙仓顶端的上表面具有由多晶硅堆积形成的高点与低点，且所述高点高出所述低点80～300埃。

作为本发明的一种优选方案，步骤2)中所述导体填充结构中硅结晶粒度介于50～1500 埃之间。

作为本发明的一种优选方案，所述导体填充结构中锗的重量百分比介于10％～80％之间。

作为本发明的一种优选方案，形成所述导体填充结构的温度介于350～450℃之间，形成所述导体填充结构的压力介于250～900毫托之间。

本发明还提供一种电容器结构阵列的制备方法，包括如下步骤：

1)提供一半导体衬底，所述半导体衬底包含若干个位于内存数组结构中的电容接触节点，并于所述半导体衬底上形成交替叠置的牺牲层及支撑层；

2)于步骤1)得到的结构上形成具有阵列排布的窗口的图形化掩膜层，并基于所述图形化掩膜层刻蚀所述牺牲层及所述支撑层，以形成与所述窗口对应的电容孔，所述电容孔显露所述电容接触节点；

3)于所述电容孔的底部及侧壁形成下电极层，并去除所述牺牲层，以显露所述下电极层的外表面；

4)于所述下电极层的内表面以及显露的外表面形成电容介质层，并于所述电容介质层的表面形成上电极层；

5)于所述上电极层的表面形成导体填充结构，所述导体填充结构填充于所述下电极层的内壁之间及相邻所述下电极层的外表面之间的间隙并延伸覆盖所述上电极层，其中，形成所述导体填充结构的材料源至少包含硅源及锗源，所述锗源中的锗原子作为所述硅源中硅原子聚集生长的晶核，以增大形成的所述导体填充结构中硅结晶粒度；以及

6)于所述导体填充结构表面形成上电极覆盖层。

作为本发明的一种优选方案，步骤5)中，所述导体填充结构包括填孔导电层及间隙仓，其中，所述间隙仓由所述电容孔所限定部分的所述填孔导电层的多晶硅之间的间隙构成，且所述填孔导电层包覆所述间隙仓。

作为本发明的一种优选方案，所述填孔导电层的上表面相较于所述下电极层顶部上方的所述上电极层的上表面高出120～800埃。

作为本发明的一种优选方案，所述填孔导电层对应于所述间隙仓顶端的上表面以及所述填孔导电层的上表面二者中的至少一者具有由多晶硅堆积形成的高点与低点，且所述高点高出所述低点80～300埃。

作为本发明的一种优选方案，步骤5)中，所述导体填充结构中锗的重量百分比介于 10％～80％之间。

作为本发明的一种优选方案，步骤5)中，所述导体填充结构中硅结晶粒度介于50～1500 埃之间；形成所述导体填充结构的温度介于350～450℃之间，形成所述导体填充结构的压力介于250～900毫托之间。

作为本发明的一种优选方案，步骤1)中，所述支撑层的数量为三层，包括顶层支撑层、中间支撑层及底层支撑层，所述牺牲层的数量为两层，包括位于所述顶层支撑层与所述中间支撑层之间第一牺牲层以及位于所述底层支撑层与所述中间支撑层之间的第二牺牲层；步骤 3)中，去除所述牺牲层的步骤包括：

3-1)于所述顶层支撑层内形成第一开口，以暴露出位于其下表面的所述第一牺牲层；

3-2)基于所述第一开口，采用湿法刻蚀工艺去除所述第一牺牲层；

3-3)于所述中间支撑层内形成第二开口，以暴露出位于其下表面的所述第二牺牲层；

3-4)基于所述第二开口，采用湿法刻蚀工艺去除所述第二牺牲层

作为本发明的一种优选方案，步骤3-1)中，一个所述第一开口仅与一个所述电容孔交叠，或者一个所述第一开口同时与多个所述电容孔交叠；步骤3-3)中，一个所述第二开口仅与一个所述电容孔交叠，或者一个所述第二开口同时与多个所述电容孔交叠。

作为本发明的一种优选方案，步骤5)中，还包括对所述导体填充结构进行掺杂的步骤，掺杂元素选自于硼、磷及砷中的任意一种；步骤6)之后，还包括于所述上电极覆盖层表面形成氧化层的步骤。

作为本发明的一种优选方案，步骤5)与步骤6)之间还包括步骤：于所述导体填充结构表面形成一保护层，所述保护层用于防止所述导体填充结构中的锗对后续制程的影响，其中，所述保护层的材料包含硼掺杂的多晶硅。

作为本发明的一种优选方案，所述导体填充结构与所述保护层在同一反应室中制备；形成所述导体填充结构的锗源气体包括GeH4及Ge2H6中的至少一种，形成所述导体填充结构的硅源气体包括SiH4、Si2H6及SiH6Cl中的至少一种；形成所述保护层的硅源气体包括 SiH4、Si2H6及SiH6Cl中的至少一种，形成所述保护层的硼源气体包括BCl3及B2H6中的至少一种；其中，形成所述保护层的温度介于300～500℃之间，压力介于200～900毫托之间，形成的所述保护层的厚度介于400～1500埃之间。

本发明还提供一种基于多晶硅制程的导体结构，包括：

基底，所述基底中形成有凹穴结构；以及

导体填充结构，位于所述凹穴结构的内，且形成所述导体填充结构的材料源至少包含硅源及锗源，其中，所述锗源中的锗原子作为所述硅源中硅原子聚集生长的晶核，以增大所述导体填充结构中硅结晶粒度。

作为本发明的一种优选方案，所述导体填充结构包括填孔导电层及间隙仓，其中，所述间隙仓由所述填孔导电层的多晶硅之间的间隙构成，且所述填孔导电层包覆所述间隙仓。

作为本发明的一种优选方案，所述填孔导电层填充于所述沟槽结构内并还延伸覆盖所述沟槽结构周围的所述基底的上表面，所述间隙仓位于由所述沟槽结构所限定的所述填孔导电层内；所述填孔导电层位于所述基底上表面部分的厚度介于120～800埃之间。

作为本发明的一种优选方案，所述导体填充结构中还具有掺杂元素，所述掺杂元素选自硼、磷及砷中的任意一种形成。

作为本发明的一种优选方案，所述导体填充结构中的锗的重量百分比介于10％～80％之间；所述填孔导电层对应于所述间隙仓顶端的上表面具有由硅晶粒堆积形成的高点与低点，所述高点高出所述低点80～300埃；所述导体填充结构中硅结晶粒度介于50～1500埃之间。

本发明还提供一种电容器阵列结构，包括：

半导体衬底，所述半导体衬底包含若干个位于内存数组结构中的电容接触节点；

下电极层，接合于所述电容接触节点上，且所述下电极层的截面形状包括U型；

电容介质层，覆盖于所述下电极层的内表面及外表面；

上电极层，覆盖于所述电容介质层的表面；

导体填充结构，填充于所述下电极层的内侧壁之间及相邻所述下电极层的外表面之间的间隙并延伸覆盖所述上电极层，其中，形成所述导体填充结构的材料源至少包含硅源及锗源，所述锗源中的锗原子用于作为所述硅源中硅原子聚集生长的晶核，以增大所述导体填充结构中硅结晶粒度；以及

上电极覆盖层，覆盖于所述导体填充结构的表面。

作为本发明的一种优选方案，所述导体填充结构包括填孔导电层及间隙仓，其中，所述间隙仓由所述电容孔所限定部分的所述填孔导电层的多晶硅之间的间隙构成，且所述填孔导电层包覆所述间隙仓。

作为本发明的一种优选方案，所述填孔导电层的上表面相较于所述下电极层顶部上方的所述上电极层的上表面高出120～800埃；所述填孔导电层显露于所述间隙仓的表面以及所述填孔导电层的上表面二者中的至少一者具有由硅晶粒堆积形成的高点与低点，且所述高点高出所述低点80～300埃。

作为本发明的一种优选方案，所述导体填充结构中的锗的重量百分比介于10％～80％之间；所述导体填充结构的硅结晶粒度介于50～1500埃之间。

作为本发明的一种优选方案，所述导体填充结构中还具有掺杂元素，所述掺杂元素选自于硼、磷及砷中的任意一种；所述上电极覆盖层表面还形成有氧化层。

作为本发明的一种优选方案，所述导体填充结构与所述上电极覆盖层之间还形成有保护层，所述保护层用于防止所述导体填充结构中的锗对后续制程的影响，其中，所述保护层的材料包含硼掺杂的多晶硅。

如上所述，本发明的基于多晶硅制程的导体结构、电容器阵列结构及各自的制备方法，具有以下有益效果：

本发明的导体结构及制备中，提出了制造大晶粒(large grain size)掺杂多晶硅的方式，引入了作为硅晶粒聚集生长的晶核元素，如锗元素，在多晶硅中参杂锗原子可以帮助多晶硅晶粒成长，锗原子在参杂多晶硅中可以达到类似硅晶核的作用，使硅原子聚集进而加大结晶粒度，增加多晶硅结晶粒度可以减少晶界陷阱(grain boundary trap)对载子(carrier)的影响进而增加导电率，即降低晶界密度，提升导电性。上述方式可应用于各种以多晶硅制程的导线上，如电容器结构，另外，本发明还通过保护层的设置，从而实现了防止导体填充结构中的锗对制程的影响，并达到了导体填充结构与其他结构层之间的有效连接，并通过掺杂元素等的引入，进一步改善了导体填充结构的电学性能。

附图说明

图1显示为本发明提供的基于多晶硅制程的导体结构的制备工艺流程图。

图2显示为本发明的导体结构的制备中提供基底的结构示意图。

图3显示为本发明的导体结构的制备中在基底中形成凹穴结构的示意图。

图4显示为本发明的导体结构的制备中形成导体填充结构的示意图。

图5显示为本发明提供的电容器阵列结构的制备工艺流程图。

图6显示为本发明的电容器阵列结构制备中提供半导体衬底的结构示意图。

图7显示为本发明的电容器阵列结构制备中形成交替叠置的牺牲层与支撑层的示意图。

图8显示为本发明的电容器阵列结构制备中形成图形化掩膜层的结构示意图。

图9显示为本发明的电容器阵列结构制备中形成电容孔的结构示意图。

图10显示为本发明的电容器阵列结构制备中形成下电极层的结构示意图。

图11显示为本发明的电容器阵列结构制备中形成第一开口的俯视图。

图12显示为本发明的电容器阵列结构制备中形成第一开口的截面结构示意图。

图13显示为图11中A-A’截面处去除第一牺牲层后的结构示意图。

图14显示为图11中A-A’截面形成第二开口后的结构示意图。

图15显示为图11中A-A’截面处去除第二牺牲层后的结构示意图。

图16显示为本发明的电容器阵列结构制备中形成电容介质层的结构示意图。

图17显示为本发明的电容器阵列结构制备中形成上电极层的结构示意图。

图18显示为本发明的电容器阵列结构制备中形成导体填充结构的结构示意图。

图19显示为图18中A虚线框的局部放大示意图。

图20显示为图18中B虚线框的局部放大示意图。

图21显示为本发明的电容器阵列结构制备中形成保护层的结构示意图。

图22显示为本发明的电容器阵列结构制备中形成上电极覆盖层的结构示意图。

图23显示为图22中A-B截面的结构示意图。

图24显示为图22中的虚线框处的局部放大图。

图25显示为本发明的电容器阵列结构制备中形成氧化层的结构示意图。

元件标号说明

100 半导体衬底

101 电容接触节点

102 底层支撑层

103 第二牺牲层

104 中间支撑层

105 第一牺牲层

106 顶层支撑层

107 图形化掩膜层

108 窗口

109 电容孔

110 下电极层

111 开口

1111 第一开口

1112 第二开口

112 电容介质层

113 上电极层

114 填孔导电层

115 间隙仓

116 导体填充结构

117 保护层

118 上电极覆盖层

119 氧化层

200 基底

201 凹穴结构

202 导体填充结构

203 填孔导电层

204 间隙仓

S1～S6 步骤1)～步骤6)

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图25。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

实施例一：

如图1～4所示，本发明提供一种基于多晶硅制程的导体结构的制备方法，包括如下步骤：

首先，如图1中的S1及图2～3所示，进行步骤1)，提供一基底200，于所述基底200 中形成凹穴结构201。

具体的，本步骤提供后续形成导体填充结构的结构基础，其中，所述基底200可以为单一的材料层，如硅材料层、绝缘体上硅材料层、锗材料层以及绝缘介质层(如氧化硅层)等用于在其中开设沟槽并形成导体填充结构作为金属连接线，当然，所述基底200还可以是任意半导体叠层结构，需要在其中开设凹穴用于制备导体填充结构，以实现导电或者连通的作用，以实际生产研发需求设定，在此不做具体限制。

另外，此处的凹穴结构201并不局限于图示中的U型沟槽结构，还可以是任意的具有开口、底部以及侧壁的结构，如倒梯形、方形沟槽等，只要可以沉积导体填充结构即可，同样可以是上下贯穿的通孔，其截面形状可以是不规则型，如具有曲线侧壁等，在此不做具体限制。

其次，如图1中的S2及图4所示，进行步骤2)，于所述凹穴结构201内形成导体填充结构202，且形成所述导体填充结构202的材料源至少包含硅源及锗源，其中，所述锗源中的锗原子作为所述硅源中硅原子聚集生长的晶核，以增大所述导体填充结构中硅结晶粒度。

具体的，本步骤旨在形成导电率高的导体填充结构202，其中，本申请通过在导体填充结构的形成过程中引入晶核元素以作用多晶硅晶粒聚集生长的晶核，从而可以有效的增大多晶硅结晶粒度，如在多晶硅中参杂锗(Ge)原子可以帮助多晶硅晶粒成长，锗原子在参杂多晶硅中可以达到类似硅晶核的作用，使硅原子聚集进而加大结晶粒度，增加多晶硅结晶粒度可以减少晶界陷阱(grain boundary trap)对载子(carrier)的影响进而增加导电率，工艺简便，成本较低，其中，形成的所述导体填充结构202位于所述凹穴结构201内，可以填充满所述凹穴结构，位于其侧壁及底部，也可以不完全填充所述凹穴结构，当然还可以同时覆盖所述凹穴结构周围的材料层。另外，在这里硅结晶粒度为本领域普通技术人员熟知，如可以是形成的硅晶粒的尺寸，如表征为硅晶粒的直径等。

作为示例，步骤2)中，所述导体填充结构202包括填孔导电层203及间隙仓204，其中，所述间隙仓204由所述填孔导电层203的多晶硅之间的间隙构成，且所述填孔导电层203 包覆所述间隙仓204。

具体的，在一示例中，如图4所示，所述导体填充结构202包括填孔导电层203及间隙仓204，在本实施例设定的工艺条件下，形成粗糙的导体填充结构的表面，其中，在沉积形成所述导体填充结构202的过程中，沉积材料沿凹穴结构的底部及侧壁开始形成，由于大的结晶粒度，相对的沉积材料层逐渐沉积靠近，其相对的表面围成一间隙仓204，形成包括填孔导电层204以及间隙仓204的导体填充结构202，另外，所述间隙仓204的存在还可以缓解所述间隙仓外围的各材料层之间应力应变，防止各材料层的热膨胀挤压等等，从而保护整体器件结构。

作为示例，所述填孔导电层203填充于所述凹穴结构201内并延伸覆盖所述凹穴结构201 周围的所述基底200的上表面，所述间隙仓204位于由所述凹穴结构201所限定的所述填孔导电层203内。

具体的，在另一示例中，所述凹穴结构201周围的基底200的上表面上还形成有所述导体填充结构202，其中，所述导体填充结构202包括填孔导电层203以及间隙仓204，且所述间隙仓204优选形成在所述凹穴结构的槽所限定的所述填孔导电层内，基底上表面的所述填孔导电层中没有形成所述间隙仓。

作为示例，所述填孔导电层203位于所述基底上表面部分的厚度介于120～800埃之间。

作为示例，所述填孔导电层203对应于所述间隙仓204顶端的上表面具有由多晶硅堆积形成的高点与低点，且所述高点高出所述低点80～300埃，如图4中的D2所示。

作为示例，所述填孔导电层203显露于所述间隙仓204的表面具有由硅晶粒堆积形成的高点与低点，且所述高点高出所述低点80～300埃，如图4中的D1所示。

作为示例，步骤2)中，所述导体填充结构202中的硅结晶粒度介于50～1500埃。

具体的，对于所述填孔导电层203的厚度，控制其在所述基底200上表面部分的厚度为 120～800埃，其中，导体填充结构202中结晶粒度可以随着此位置膜厚增加而增加，但若太厚会使表面的平整度变得太差，影响后续制程，因此，优选该厚度为200～600埃，本实施例中选择为500埃，从而可以得到电学性能良好，且有利于后续制程的导体填充结构。

进一步，采用本示例中方法，形成的所述导体填充结构202中的硅结晶粒度大约为 50～1500埃，优选形成500～1000埃的晶粒，本实施例中形成约800±10埃的硅晶粒。

另外，本示例中，所述导体填充结构202裸露的位置，如所述填孔导电层203显露于所述间隙仓204的部分的表面，所述填孔导电层203位于所述基底200的上表面的部分的表面，如图4中的D3所示，都会形成一个晶粒堆积的高点和低点，本示例中，优选为显露位置的最高点为所述高点，显露位置的最低点为所述低点，其中，最高以及最低是相对于所述其沉积的结构而言，如凹穴结构的侧壁、凹穴结构的底部以及基底的上表面，其中，所述高点高出所述低点的差值，如图4中的间距D1～D3所示，高差值优选为100～200埃，本示例中选择为150埃，从而可以有助于导体填充结构的电学性能的提高以及有助于所述间隙仓形成合适的大小，同样，所述填孔导电层203对应于所述间隙仓204顶端的上表面也会由于大的硅结晶粒度形成这样的结构。

作为示例，所述导体填充结构202中锗的重量百分比介于10％～80％之间。

作为示例，形成所述导体填充结构202的温度介于350～450℃之间，形成所述导体填充结构202的压力介于250～900毫托之间。

具体的，在本实施例的导体填充结构的形成中，可以采用化学气相沉积工艺，将步骤1) 得到的结构置于低压化学气相沉积炉管内；向所述低压化学气相沉积炉管内同时通入硅源气体及锗源气体进行反应，以在所述沟槽结构的底部、侧壁或者同时还在基底上表面形成导体填充结构，其中，硅源气体选自SiH4、Si2H6、SiH6Cl中的至少一种，锗源气体选自GeH4、 Ge2H6中的至少一种，形成所述导体填充结构202的温度优选在380℃～420℃，本示例中选择为400℃，对应匹配的压力范围包括250～450mT(毫托)，本示例中选择为300±10mT，调整反应温度及压力将会进一步调整导体填充结构中硅结晶粒度的大小以及间隙仓的结构。

另外，还需要说明的是，进一步调整锗的掺杂比例，优选在40％～60％之间，这样才可以在仅存在硅源和锗源的条件下，进一步通过锗的比例调整沉积过程中提供的现有晶核的比例，从可以得到更好的硅原子沉积以及锗原子作为晶核的最优比例，得到合理的硅结晶粒度，本示例中，锗的比例选择为50％。

另外，还可以在所述导体填充结构形成的同时，还包括对其进行掺杂的步骤，如通入硼源气体、磷源气体以及砷源气体中的至少一种，以进一步优化所述导体填充结构的电学性能。

如图4所示，本发明还提供一种基于多晶硅制程的导体结构，其中，所述导体结构优选采用本发明提供的导体结构的制备方法制备得到，当然，在其他实施例中还可以采用其他方法制备得到，并不局限于此，所述导体结构包括：

基底200，所述基底中形成有凹穴结构201；以及

导体填充结构202，位于所述凹穴结构201内，且形成所述导体填充结构202的材料源至少包含硅源及锗源，其中，所述锗源中的锗原子作为所述硅源中硅原子聚集生长的晶核，以增大所述导体填充结构202中的硅结晶粒度。

具体的，所述基底200可以为单一的材料层，如硅材料层、绝缘体上硅材料层、锗材料层以及绝缘介质层(如氧化硅层)等用于在其中开设沟槽并形成导体填充结构作为金属连接线，当然，所述基底200还可以是任意半导体叠层结构，需要在其中开设沟槽用于制备导体填充结构，以实现导电或者连通的作用，以实际生产研发需求设定，在此不做具体限制。

另外，此处的凹穴结构201并不局限于图示中的U型沟槽结构，还可以是任意的具有开口、底部以及侧壁的结构，只要可以沉积导体填充结构即可，同样可以是上下贯穿的通孔，其截面形状可以是不规则型，如具有曲线侧壁等，在此不做具体限制。

具体的，本申请通过在导线的形成过程中引入晶核元素以作用多晶硅晶粒聚集生长的晶核，从而可以有效的增大多晶硅结晶粒度，如在多晶硅中参杂锗(Ge)原子可以帮助多晶硅晶粒成长，锗原子在参杂多晶硅中可以达到类似硅晶核的作用，使硅原子聚集进而加大结晶粒度，增加多晶硅结晶粒度可以减少晶界陷阱(grain boundary trap)对载子(carrier)的影响进而增加导电率，工艺简便，成本较低。其中，形成的所述导体填充结构202位于所述凹穴结构201内，可以填充满所述凹穴结构，位于其侧壁及底部，也可以不完全填充所述凹穴结构，当然还可以同时覆盖所述凹穴结构周围的材料层。

作为示例，所述导体填充结构202包括填孔导电层203及间隙仓204，其中，所述间隙仓204由所述填孔导电层203的多晶硅之间的间隙构成，且所述填孔导电层203包覆所述间隙仓204。

作为示例，所述填孔导电层203填充于所述凹穴结构201内并延伸覆盖所述凹穴结构201 周围的所述基底200的上表面，所述间隙仓204位于由所述凹穴结构201所限定的所述填孔导电层203内；所述填孔导电层203位于所述基底上表面部分的厚度介于120～800埃之间。

具体的，在一示例中，如图4所示，所述导体填充结构202包括填孔导电层203及间隙仓204，在本实施例设定的工艺条件下，形成粗糙的导体填充结构的表面，其中，在沉积形成所述导体填充结构204的过程中，沉积材料沿沟槽结构的底部及侧壁开始形成，由于大的结晶粒度，相对的沉积材料层逐渐沉积靠近，其相对的表面围成一间隙仓204，形成包括填孔导电层204以及间隙仓204的导体填充结构202，所述间隙仓204的存在还可以缓解所述间隙仓外围的各材料层之间应力应变，防止各材料层的热膨胀挤压等等，从而保护整体器件结构。

具体的，在另一示例中，所述凹穴结构201周围的基底200的上表面上还形成有所述导体填充结构202，其中，所述导体填充结构202包括填孔导电层203以及间隙仓204，且所述间隙仓204优选形成在所述凹穴结构的槽所限定的所述填孔导电层内，基底上表面的所述填孔导电层中没有形成所述间隙仓。

作为示例，所述导体填充结构202中的锗的重量百分比介于10％～80％之间。

作为示例，所述填孔导电层203对应于所述间隙仓204顶端的上表面具有由多晶硅堆积形成的高点与低点，且所述高点高出所述低点80～300埃，如图4中的D1所示。

作为示例，所述填孔导电层203显露于所述间隙仓204的表面具有由硅晶粒堆积形成的高点与低点，所述高点高出所述低点80～300埃，如图4中的D1所示；所述导体填充结构202 的硅结晶粒度介于50～1500埃之间。

作为示例，所述填孔导电层203对应于所述间隙仓204顶端的上表面具有由多晶硅堆积形成的高点与低点，且所述高点高出所述低点80～300埃，如图4中的D2所示。

具体的，对于所述填孔导电层203的厚度，控制其在所述基底200上表面部分的厚度为 120～800埃，其中，导体填充结构202中结晶粒度可以随着此位置膜厚增加而增加，但若太厚会使表面的平整度变得太差，影响后续制程，因此，优选该厚度为200～600埃，本实施例中选择为500埃，从而可以得到电学性能良好，且有利于后续制程的导体填充结构。

进一步，采用本示例中方法，形成的所述导体填充结构202中的硅结晶粒度大约为 50～1500埃，优选形成500～1000埃的晶粒。

另外，本示例中，所述导体填充结构202裸露的位置，如所述填孔导电层203显露于所述间隙仓204的部分的表面，所述填孔导电层203位于所述基底200的上表面的部分的表面，都会形成一个晶粒堆积的高点和低点，如图4中的D3所示，本示例中，优选为显露位置的最高点为所述高点，显露位置的最低点为所述低点，其中，最高以及最低是相对于所述其沉积的结构而言，如凹穴结构的侧壁、凹穴结构的底部以及基底的上表面，其中，所述高点高出所述低点的差值，如图4中的间距D1～D3所示，高差值优选为100～200埃，本示例中选择为150±10埃，从而可以有助于导体填充结构的电学性能的提高以及有助于所述间隙仓形成合适的大小，同样，所述填孔导电层203对应于所述间隙仓204顶端的上表面也会由于大的硅结晶粒度形成这样的结构。

另外，还需要说明的是，进一步调整锗的掺杂比例，优选在40％～60％之间，这样才可以在仅存在硅源和锗源的条件下，进一步通过锗的比例调整沉积过程中提供的现有晶核的比例，从可以得到更好的硅原子沉积以及锗原子作为晶核的最优比例，得到合理的硅结晶粒度，本示例中，锗的比例选择为50％。

作为示例，所述导体填充结构202中还具有掺杂元素，所述掺杂元素选自硼、磷及砷中的任意一种形成。

具体的，还可以在所述导体填充结构形成的同时，通入硼源气体、磷源气体以及砷源气体中的至少一种，以进一步优化所述导体填充结构的电学性能。

实施例二：

如图5所示，本发明还提供一种电容器结构阵列的制备方法，其中，本实施例二中的电容器结构阵列的制备中包括实施例一种的基于多晶硅制程的导体结构的制备，包括步骤：

1)提供一半导体衬底，所述半导体衬底包含若干个位于内存数组结构中的电容接触节点，并于所述半导体衬底上形成交替叠置的牺牲层及支撑层；

2)于步骤1)得到的结构上形成具有阵列排布的窗口的图形化掩膜层，并基于所述图形化掩膜层刻蚀所述牺牲层及所述支撑层，以形成与所述窗口对应的电容孔，所述电容孔显露所述电容接触节点；

3)于所述电容孔的底部及侧壁形成下电极层，并去除所述牺牲层，以显露所述下电极层的外表面；

4)于所述下电极层的内表面以及显露的外表面形成电容介质层，并于所述电容介质层的表面形成上电极层；

5)于所述上电极层的表面形成导体填充结构，所述导体填充结构填充于所述下电极层的内壁之间及相邻所述下电极层的外表面之间的间隙并延伸覆盖所述上电极层，其中，形成所述导体填充结构的材料源至少包含硅源及锗源，所述锗源中的锗原子作为所述硅源中硅原子聚集生长的晶核，以增大形成的所述导体填充结构中硅结晶粒度；以及

6)于所述导体填充结构表面形成上电极覆盖层。

下面将结合附图详细说明本发明的电容器阵列结构的制备方法。

首先，如图5中的S1及图6～7所示，进行步骤1)，提供一半导体衬底100，并于所述半导体衬底100上形成交替叠置的牺牲层，如103、105，及支撑层，如102、104、106。

作为示例，步骤1)中，所述半导体衬底100包含若干个位于内存数组结构中的电容接触节点101。

具体的，在一具体结构中，所述衬底100还包括半导体基底(图未示)，半导体基底内设置有有源区及字线，半导体基底上设置有位线及所述电容接触节点101，所述电容接触节点101电性连接所述内存数组结构内的晶体管源极等。

另外，所述电容接触节点101可以呈六方阵列排布，与后续制作的电容器的排布相对应。且所述电容接触节点101之间通过间隔层进行隔离，所述间隔层的材料可以为氮化硅 (SiN)、氧化硅(SiO2)、氧化铝(Al2O3)中的任意一种或任意两种以上的组合，在本实施例中，所述间隔层的材料选用为SiN。

作为示例，步骤1)中，形成的所述支撑层的数量大于形成的所述牺牲层的数量，且所述牺牲层及所述支撑层构成的叠层结构中的底层材料层及顶层材料层均为所述支撑层。

在一示例中，所述支撑层的数量包括三层，包括顶层支撑层106、中间支撑层104及底层支撑层102，所述牺牲层的数量包括两层，包括位于所述顶层支撑层106与所述中间支撑层104之间第一牺牲层105以及位于所述底层支撑层102与所述中间支撑层104之间的第二牺牲层103。

具体的，可以采用原子层沉积工艺(Atomic Layer Deposition)或等离子蒸气沉积工艺 (Plasma Enhenced Chemical Vapor Deposition)形成各支撑层以及各牺牲层，如所述底层支撑层102、所述第二部分牺牲层103、所述中间支撑层104、所述第二部分牺牲层105以及所述顶层支撑层106。

需要说明的是，所述牺牲层的材质包括氧化硅或氮氧化硅或多晶硅层，所述牺牲层中可以掺杂有硼或磷，所述支撑层的材质包括氮化硅、氮氧化硅、氧化铝中的任意一种或任意两种以上的组合。所述牺牲层的材料与所述支撑层的材料不同，且在同一刻蚀过程(如同一腐蚀液)中两者的腐蚀速率不同，具体表现为在同一刻蚀过程(如同一腐蚀液)中，所述牺牲层的刻蚀(如腐蚀)速率远远大于所述支撑层的刻蚀速率，使得当所述牺牲层被完全去除时，所述支撑层几乎被完全保留。在本实施例中，所述牺牲层的材料为SiO2，所述支撑层的材料为SiN，采用湿法腐蚀工艺，所述湿法腐蚀采用的腐蚀液包括氢氟酸溶液和氢氟酸氨水溶液其中之一。

另外，除上述列举的三层支撑层及两层牺牲层的情况外，所述牺牲层和支撑层的数量可以依据后续电容器的所需要的高度进行设定，其层叠的数量可以为1～10次或者更多，其中，以2～5次为宜。

进一步，所述牺牲层在后续工艺过程中会被去除，而所述支撑层用于在后续工艺过程中所述牺牲层被去除后作为支撑框架，由于本实施例增加了所述支撑框架，不仅可以大大提高后续制作电容器时结构的机械强度，更可以避免后续工艺(如研磨等)时对电容器造成的破坏。另外，在本示例中，所述牺牲层中掺杂有硼或磷，可以保证关键尺寸的均匀性，并提高所述牺牲层的去除速率。

接着，如图5中的S2及图8～9所示，进行步骤2)，于步骤1)得到的结构上形成具有阵列排布的窗口108的图形化掩膜层107，并基于所述图形化掩膜层107于所述牺牲层，如 103、105，及支撑层，如102、104、106内刻蚀形成与所述窗口108对应的电容孔109。

作为示例，步骤2)中形成的所述电容孔109暴露出所述电容接触节点101。

具体的，经过该步骤实现对所述电容孔109位置的定义，可以先形成一层光刻胶层，作为所述图形化掩膜层107的材料层，当然，在其他示例中也可以形成其他材料的掩膜层(如氮化硅硬掩膜层等等)，然后，采用光刻工艺将该层材料层(如光刻胶层)图形化，以得到具有所述窗口108的所述图形化掩膜层107，其中，所述窗口108可以沿所述图形化掩膜层 107的表面呈六方阵列排布，与下方的所述电容接触节点101相对应。

所述图形化掩膜层107形成以后，以其为掩膜刻蚀形成所述电容孔109，具体为：依据所述图形化掩膜层107采用干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺与湿法刻蚀工艺相结合的工艺刻蚀所述支撑层及所述牺牲层，以在所述支撑层及所述牺牲层内形成上下贯通的所述电容孔109，所述电容孔109暴露出所述电容接触节点，如图9所示。

作为示例，步骤2)中，所述电容孔的深宽比介于5～20之间，所述电容孔的高度范围在 0.5～5μm内。

具体的，所述电容孔109的深宽比均为5～20，优选为6～10，本示例中选择为8±0.5。本实施例通过设计牺牲层及支撑层的层叠结构，可以获得较大深宽比的电容孔109，从而大大提高单位面积的电容值，提高存储器件的集成度及性能，在本示例中，所述电容孔109的深度为0.5～5μm，优选为1～4μm，本示例中选择为3±0.5μm。

继续，如图5中的S3及图10～15所示，进行步骤3)，于所述电容孔109的底部及侧壁形成下电极层110，并去除所述牺牲层，如103、105，以显露所述下电极层110的外表面。

具体的，采用原子层沉积工艺(Atomic Layer Deposition)或等离子蒸气沉积工艺 (Chemical Vapor Deposition)于所述电容孔109的侧壁及底部，以及所述牺牲层和所述支撑层构成的叠层结构的上表面沉积下电极材料层，所述下电极材料层包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛(Titanium Nitride)，硅化钛(Titanium Silicide)，硅化镍(Titanium Silicide)，硅氮化钛(TiSixNy)，优选地，本实施例中，所述下电极材料层的材料为氮化钛；然后，再采用化学机械研磨或刻蚀等工艺去除位于所述叠层结构上表面的所述下电极材料层，保留的位于所述电容孔109的侧壁及底部的所述下电极材料层即为所述下电极层110，且所述支撑层与所述下电极层的外表面相连接。

作为示例，提供一种所述牺牲层的去除方法，以以下情况为例：所述支撑层的数量为三层，包括顶层支撑层、中间支撑层及底层支撑层，所述牺牲层的数量为两层，包括位于所述顶层支撑层与所述中间支撑层之间第一牺牲层以及位于所述底层支撑层与所述中间支撑层之间的第二牺牲层，步骤3)中，去除所述牺牲层的步骤包括：

3-1)于所述顶层支撑层106内形成第一开口1111，如图11及12所示，以暴露出位于其下表面的所述第一牺牲层105；

3-2)基于所述第一开口1111，采用湿法刻蚀去除所述第一牺牲层105，如图13所示；

3-3)于所述中间支撑层104内形成第二开口1112，所述第二开口与所述第一开口构成该过程中的开口111，以暴露出位于其下表面的所述第二牺牲层103，如图14所示；

3-4)基于所述第二开口1112，采用湿法刻蚀去除所述第二牺牲层103，如图15所示。

具体的，当所述牺牲层以及所述支撑层为其他数量或更多的材料层时，依次类推，通过开设开口以及湿法刻蚀的工艺去除，另外，作为示例，步骤3-2)与步骤3-3)之间还包括于所述顶层支撑层106的上表面沉积支撑层材料的步骤，以将所述顶层支撑层106增厚。这是由于在步骤3-2)的过程中，所述顶层支撑层106会被去除一部分，为了防止后续腐蚀过程中所述顶层支撑层106被刻穿，以及确保上层支撑处具有足够的支撑强度，需要在步骤3-2)与步骤3-3)之间增设于所述顶层支撑层106的上表面沉积支撑层材料的步骤。

作为示例，步骤3-1)中，一个所述第一开口111仅与一个所述电容孔109交叠，或者一个所述第一开口111同时与多个所述电容孔109交叠(如图11所示，以一个所述第一开口 1111与三个所述电容孔109交叠作为示例)；步骤3-3)中，一个所述第二开口仅与一个所述电容孔109交叠，或者一个所述第二开口同时与多个所述电容孔109交叠，其中，所述第二开口1112的开设类似于所述第一开口1111的开设，作为一示例，优选第二开口1112与第一开口1111上下对应设置，可以参考的图11的开设方式。

继续，如图5中的S4及图16～17所示，进行步骤4)，于所述下电极层110的内表面以及裸露的外表面形成电容介质层112，并于所述电容介质层112的表面形成上电极内衬层 113。

具体的，所述电容介质层112的材料可以选用为高K介质材料，以提高单位面积电容器的电容值，其包括ZrOx、HfOx、ZrTiOx、RuOx、SbOx、AlOx中的一种或上述材料所组成群组中的两种以上所形成的叠层。

另外，采用原子层沉积工艺(Atomic Layer Deposition)或等离子蒸气沉积工艺(Chemical Vapor Deposition)形成覆盖所述电容介质112外表面的上电极内衬层113，所述上电极内衬层113的材料可以包括钨、钛、镍、铝、铂、氮化钛、N型多晶硅、P型多晶硅中的一种或上述材料所组成群组中的两种以上所形成的叠层，还可以包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛(Titanium Nitride)，硅化钛(Titanium Silicide)，硅化镍(Titanium Silicide)，硅氮化钛(TiSixNy)。

继续，如图5中的S5及图18～20及图23～24所示，进行步骤5)，于所述上电极层113 的表面形成导体填充结构116，所述导体填充结构116填充于所述下电极层110的内壁之间及相邻所述下电极层110的外表面之间的间隙并延伸覆盖所述上电极层113，其中，形成所述导体填充结构116的材料源至少包含硅源及锗源，所述锗源中的锗原子作为所述硅源中硅原子聚集生长的晶核，以增大所述导体填充结构中的硅结晶粒度。

具体的，本步骤的目的在于制备电容器与上电极覆盖层之间的金属连接结构，即所述导体填充结构，并利于后续BEOL制程在所述电容数组完成之后的实施，其中，数组完成之后，用氧化硅包覆整个上电极才开始制作BEOL金属互连结构，将实施例一种的导体填充结构的制备工艺用于本实施例二的电容器中，有利于提高电容器性能。

另外，当形成完所述上电极层113之后，在所述电容孔109内部的区域、所述电容孔109 外的所述支撑层之间的区域还有一定的未填充完的空间，所述导体填充结构116首先将这部分空间填充满，继而继续沉积直至覆盖整个所述上电极层113，也就是说，所述导体填充结构116至少一部分填充在所述下电极层110(如U型结构)的内部之间的间隙，也是由位于下电极层内壁表面的部分所述电容介质层以及部分所述上电极层形成后所围成的间隙，另外，所述导体填充结构116还有一部分填充在相邻的所述下电极层之间，也是由相邻的所述下电极层的外表面的部分电容介质层以及部分上电极层所围成的间隙，继而继续沉积直至覆盖整个所述上电极层113。

还需要说明的是，本步骤旨在形成导电率高的导体填充结构116，其中，本申请通过在导线的形成过程中引入晶核元素以作用多晶硅晶粒聚集生长的晶核，从而可以有效的增大多晶硅结晶粒度，如在多晶硅中参杂锗(Ge)原子可以帮助多晶硅晶粒成长，锗原子在参杂多晶硅中可以达到类似硅晶核的作用，使硅原子聚集进而加大结晶粒度，增加多晶硅结晶粒度可以减少晶界陷阱(grain boundary trap)对载子(carrier)的影响进而增加导电率，工艺简便，成本较低。

作为示例，步骤5)中，所述导体填充结构包括填孔导电层114及间隙仓115，其中，所述间隙仓115由所述电容孔109所限定的所述填孔导电层114的多晶硅之间的间隙构成，且所述填孔导电层114包覆所述间隙仓115，如图18所示。

具体的，在一示例中，所述导体填充结构116包括填孔导电层114及间隙仓115，在本实施例设定的工艺条件下，形成粗糙的导体填充结构的表面，其中，在沉积形成所述导体填充结构116的过程中，其沉积材料沿电容孔内的上电极层表面形成的槽状结构的底部及侧壁开始形成，由于大的结晶粒度，相对的沉积材料层逐渐沉积靠近，其相对的表面围成一间隙仓115，形成包括填孔导电层114以及间隙仓115的导体填充结构116，所述间隙仓116的存在还可以缓解所述间隙仓外围的各材料层之间应力应变，防止各材料层的热膨胀挤压等等，从而保护整体器件结构。

另外，所述电容孔109周围的半导体衬底100的上表面(上电极层上表面)上还形成有所述导体填充结构116，其中，所述导体填充结构116包括填孔导电层114以及间隙仓115，且所述间隙仓116优选形成在所述沟槽结构的槽所限定的所述填孔导电层内，基底上表面的所述填孔导电层中没有形成所述间隙仓。

作为示例，所述填孔导电层114的上表面相较于所述下电极层110顶部上方的所述上电极层113的上表面高出120～800埃。

作为示例，所述填孔导电层114对应于所述间隙仓115顶端的上表面以及所述填孔导电层114的上表面中的至少一者具有由硅晶粒堆积形成的高点与低点，且所述高点高出所述低点80～300埃，另外，所述填孔导电层114显露于所述间隙仓115的表面也具有所述高点与所述低点，如图19及图20所示。

作为示例，所述导体填充结构116中硅结晶粒度介于50～1500埃。

具体的，对于所述填孔导电层114的厚度，控制其在电容孔109周围的所述半导体衬底 100上表面部分的厚度为120～800埃，其中，导体填充结构116中结晶粒度可以随着此位置膜厚增加而增加，但若太厚会使表面的平整度变得太差，影响后续制程，因此，优选该厚度为200～600埃，本实施例中选择为500埃，从而可以得到电学性能良好，且有利于后续制程的导体填充结构116。进一步，采用本示例中方法，形成的所述导体填充结构116中的硅结晶粒度大约为50～1500埃，优选形成500～1000埃的晶粒。

另外，本示例中，所述导体填充结构116裸露的位置，如所述填孔导电层114显露于所述间隙仓115的部分的表面，如图19所示，所述填孔导电层114位于所述电容孔109周围的所述半导体衬底100的上表面的部分的表面，如图20所示，以及所述填孔导电层114位于所述电容孔109内部的所述间隙仓115顶端的上表面，都会形成一个晶粒堆积的高点和低点，本示例中，优选为显露位置的最高点为所述高点，显露位置的最低点为所述低点，其中，最高以及最低是相对于所述其沉积的结构而言，如电容孔的侧壁、电容孔的底部以及半导体衬底的上表面，其中，所述高点高出所述低点的差值，如图19及图20中的间距D1、D2所述，高差值优选为100～200埃，从而可以有助于导体填充结构的电学性能的提高以及有助于所述间隙仓形成合适的大小。

作为示例，步骤5)中，所述导体填充结构116中锗的重量百分比介于10％～80％之间。

作为示例，步骤5)中，形成所述导体填充结构的温度介于350～450℃之间，形成所述导体填充结构的压力介于250～900毫托之间。

具体的，在本实施例的导体填充结构的形成中，可以采用化学气相沉积工艺，将步骤1) 得到的结构置于低压化学气相沉积炉管内；向所述低压化学气相沉积炉管内同时通入硅源气体及锗源气体进行反应，以在所述沟槽结构的底部、侧壁或者同时还在基底上表面形成导体填充结构，其中，硅源气体选自SiH4、Si2H6、SiH6Cl中的至少一种，锗源气体选自GeH4、 Ge2H6中的至少一种，形成所述导体填充结构202的温度优选在380℃～420℃，本示例中选择为400±10℃，对应匹配的压力范围包括250～450mT，本示例中选择为300±10mT，调整反应温度及压力将会进一步调整导体填充结构中硅结晶粒度的大小以及间隙仓的结构。

另外，还需要说明的是，进一步调整锗的掺杂比例，优选在40％～60％之间，这样才可以在仅存在硅源和锗源的条件下，进一步通过锗的比例调整沉积过程中提供的现有晶核的比例，从可以得到更好的硅原子沉积以及锗原子作为晶核的最优比例，得到合理的硅结晶粒度，本示例中，锗的比例选择为50％。

作为示例，所述导体填充结构116中还具有掺杂元素，所述掺杂元素选自硼、磷及砷中的任意一种形成。

具体的，还可以在所述导体填充结构形成的同时，通入硼源气体、磷源气体以及砷源气体中的至少一种，以进一步优化所述导体填充结构的电学性能。

最后，如图5中的S6及图22所示，进行步骤6)，于所述导体填充结构116的表面形成上电极覆盖层118。

具体的，所述上电极覆盖层118形成于所述导体填充结构116的表面，其材料包括但不限于钨金属，所述上电极覆盖层118可以用于钨栓塞(W plug)的接触点。

如图21所示，作为示例，步骤5)与步骤6)之间还包括步骤：于所述导体填充结构116 表面形成一保护层117，所述保护层117用于防止所述导体填充结构116中的锗对后续制程的影响，其中，所述保护层117的材料包含硼掺杂的多晶硅。

具体的，所述保护层117形成于所述导体填充结构116与所述上电极覆盖层118之间，一方面，所述保护层117可以防止所述导体填充结构116中的锗对后续制程的影响，另外，所述保护层117还可以增加所述导体填充结构116与所述上电极覆盖层118之间的粘附性，并且，所述保护层117的材料优选为硼掺杂的多晶硅，还有利于提高所述导体填充结构116 与所述上电极覆盖层118之间的导电性能。

作为示例，所述导体填充结构116与所述保护层117在同一反应室中制备；形成所述导体填充结构116的锗源气体包括GeH4及Ge2H6中的至少一种，形成所述导体填充结构116 的硅源气体包括SiH4、Si2H6及SiH6Cl中的至少一种；形成所述保护层117的硅源气体包括 SiH4、Si2H6及SiH6Cl中的至少一种，形成所述保护层117的硼源气体包括BCl3及B2H6中的至少一种；其中，形成所述保护层117的温度介于300～500℃之间，压力介于200～900毫托之间，形成的所述保护层的厚度介于400～1500埃之间。

具体的，形成所述保护层117的温度优选为350～450℃，形成所述保护层117的压力范围在250～800mT之间，本示例中选择为600±20mT，厚度范围优选为600～1000埃。

作为示例，步骤5)中还包括对所述导体填充结构116进行掺杂的步骤，掺杂元素选自于硼、磷及砷中的任意一种；步骤6)之后，还包括于所述上电极覆盖层118表面形成氧化层119的步骤，如图25所示。

具体的，还可以在所述导体填充结构116形成的同时，通入硼源气体、磷源气体以及砷源气体中的至少一种，以进一步优化所述导体填充结构的电学性能。

另外，还包括在所述上电极覆盖层118形成之后继续形成氧化层的步骤，如形成氧化硅层，用氧化硅包覆整个上电极才开始制作BEOL金属互连结构。

如图18～25所示，本发明还提供一种电容器阵列结构，其中，所述电容器阵列结构优选采用本发明的制备方法制备，当然，并不局限于此，所述电容器阵列结构包括：

半导体衬底100，所述半导体衬底包含若干个位于内存数组结构中的电容接触节点 101；

下电极层110，接合于所述电容接触节点101上，且所述下电极层的截面形状包括U 型；

电容介质层112，覆盖于所述下电极层110的内表面及外表面；

上电极层113，覆盖于所述电容介质层112的表面；

导体填充结构116，填充于所述下电极层110的内壁之间及相邻所述下电极层110的外表面之间的间隙并延伸覆盖所述上电极层113，其中，形成所述导体填充结构116的材料源至少包含硅源及锗源，所述锗源中的锗原子用于作为所述硅源中硅原子聚集生长的晶核，以增大所述导体填充结构中的硅结晶粒度；以及

上电极覆盖层118，覆盖于所述上导体填充结构116的表面。

具体的，在一具体结构中，所述衬底100还包括半导体基底(图未示)，半导体基底内设置有有源区及字线，半导体基底上设置有位线及所述电容接触节点101，所述电容接触节点101电性连接所述内存数组结构内的晶体管源极等。

另外，所述电容接触节点101可以呈六方阵列排布，与后续制作的电容器的排布相对应。且所述电容接触节点101之间通过间隔层进行隔离，所述间隔层的材料可以为氮化硅 (SiN)、氧化硅(SiO2)、氧化铝(Al2O3)中的任意一种或任意两种以上的组合，在本实施例中，所述间隔层的材料选用为SiN。

具体的，所述导体填充结构116作为电容器与上电极覆盖层之间的金属连接结构，并利于后续BEOL制程在所述电容数组完成之后的实施，其中，数组完成之后，用氧化硅包覆整个上电极才开始制作BEOL金属互连结构，将实施例一种的导体填充结构的制备工艺用于本实施例二的电容器中，有利于提高电容器性能。

另外，当形成完所述上电极层113之后，在所述电容孔109内部的区域、所述电容孔109 外的所述支撑层之间的区域还有一定的未填充完的空间，所述导体填充结构116首先将这部分空间填充满，继而继续沉积直至覆盖整个所述上电极层113。

还需要说明的是，本步骤旨在形成导电率高的导体填充结构116，其中，本申请通过在导线的形成过程中引入晶核元素以作用多晶硅晶粒聚集生长的晶核，从而可以有效的增大多晶硅结晶粒度，如在多晶硅中参杂锗(Ge)原子可以帮助多晶硅晶粒成长，锗原子在参杂多晶硅中可以达到类似硅晶核的作用，使硅原子聚集进而加大结晶粒度，增加多晶硅结晶粒度可以减少晶界陷阱(grain boundary trap)对载子(carrier)的影响进而增加导电率，工艺简便，成本较低。

作为示例，所述导体填充结构116包括填孔导电层114及间隙仓115，其中，所述间隙仓115由所述电容孔109所限定的所述填孔导电层114的多晶硅之间的间隙构成，且所述填孔导电层114包覆所述间隙仓115。

具体的，在一示例中，所述导体填充结构116包括填孔导电层114及间隙仓115，在本实施例设定的工艺条件下，形成粗糙的导体填充结构的表面，其中，在沉积形成所述导体填充结构116的过程中，其沉积材料沿电容孔内的上电极层表面形成的槽状结构的底部及侧壁开始形成，由于大的结晶粒度，相对的沉积材料层逐渐沉积靠近，其相对的表面围成一间隙仓115，形成包括填孔导电层114以及间隙仓115的导体填充结构116，所述间隙仓116的存在还可以缓解所述间隙仓外围的各材料层之间应力应变，防止各材料层的热膨胀挤压等等，从而保护整体器件结构。

另外，所述电容孔109周围的半导体衬底100的上表面(上电极层上表面)上还形成有所述导体填充结构116，其中，所述导体填充结构116包括填孔导电层114以及间隙仓115，且所述间隙仓116优选形成在所述沟槽结构的槽所限定的所述填孔导电层内，基底上表面的所述填孔导电层中没有形成所述间隙仓。

作为示例，所述填孔导电层114的上表面相较于所述下电极层110顶部上方的所述上电极层113的上表面高出120～800埃；所述填孔导电层114对应于所述间隙仓115顶端的上表面以及所述填孔导电层114的上表面中的至少一者具有由多晶硅堆积形成的高点与低点，且所述高点高出所述低点80～300埃，另外，所述填孔导电层114显露于所述间隙仓115的表面也具有所述高点与所述低点。

作为示例，所述导体填充结构116中的锗的重量百分比介于10％～80％之间；所述导体填充结构116的硅结晶粒度介于50～1500埃之间。

具体的，对于所述填孔导电层114的厚度，控制其在电容孔109周围的所述半导体衬底 100上表面部分的厚度为120～800埃，其中，导体填充结构116中结晶粒度可以随着此位置膜厚增加而增加，但若太厚会使表面的平整度变得太差，影响后续制程，因此，优选该厚度为200～600埃，本实施例中选择为500±20埃，从而可以得到电学性能良好，且有利于后续制程的导体填充结构116。进一步，采用本示例中方法，形成的所述导体填充结构116中的硅结晶粒度大约为50～1500埃，优选形成500～1000埃的晶粒。

另外，本示例中，所述导体填充结构116裸露的位置，如所述填孔导电层114显露于所述间隙仓115的部分的表面，如图19所示，所述填孔导电层114位于所述电容孔109周围的所述半导体衬底100的上表面的部分的表面，如图20所示，以及所述填孔导电层114位于所述电容孔109内部的所述间隙仓115顶端的上表面，都会形成一个晶粒堆积的高点和低点，本示例中，优选为显露位置的最高点为所述高点，显露位置的最低点为所述低点，其中，最高以及最低是相对于所述其沉积的结构而言，如电容孔的侧壁、电容孔的底部以及半导体衬底的上表面，所述导体填充结构116对应于所述间隙仓115顶端的上表面具有由多晶硅堆积形成的高点与低点，且所述高点高出所述低点80～300埃，其中，所述高点高出所述低点的差值，如图19及图20中的间距D1、D2所述，高差值优选为100～200埃，本示例中选择为150 ±10埃，从而可以有助于导体填充结构的电学性能的提高以及有助于所述间隙仓形成合适的大小。

另外，还需要说明的是，进一步调整锗的掺杂比例，优选在40％～60％之间，这样才可以在仅存在硅源和锗源的条件下，进一步通过锗的比例调整沉积过程中提供的现有晶核的比例，从可以得到更好的硅原子沉积以及锗原子作为晶核的最优比例，得到合理的硅结晶粒度，本示例中，锗的比例选择为50±5％。

作为示例，所述导体填充结构116中还具有掺杂元素，所述掺杂元素选自硼、磷及砷中的任意一种形成。

具体的，还可以在所述导体填充结构形成的同时，通入硼源气体、磷源气体以及砷源气体中的至少一种，以进一步优化所述导体填充结构的电学性能。

作为示例，所述导体填充结构116与所述上电极覆盖层118之间还形成有保护层117，所述保护层117用于防止所述导体填充结构116中的锗对后续制程的影响，其中，所述保护层117的材料包含硼掺杂的多晶硅。

具体的，所述保护层117形成于所述导体填充结构116与所述上电极覆盖层118之间，一方面，所述保护层117可以防止所述导体填充结构116中的锗对后续制程的影响，另外，所述保护层117还可以增加所述导体填充结构116与所述上电极覆盖层118之间的粘附性，并且，所述保护层117的材料优选为硼掺杂的多晶硅，还有利于提高所述导体填充结构116 与所述上电极覆盖层118之间的导电性能。

作为示例，所述导体填充结构116中还具有掺杂元素，所述掺杂元素选自于硼、磷及砷中的任意一种；所述上电极覆盖层118表面还形成有氧化层119。

具体的，还可以在所述导体填充结构116形成的同时，通入硼源气体、磷源气体以及砷源气体中的至少一种，以进一步优化所述导体填充结构的电学性能。另外，还包括在所述上电极覆盖层118形成之后继续形成氧化层的步骤，如形成氧化硅层，用氧化硅包覆整个上电极才开始制作BEOL金属互连结构。

综上所述，本发明提供一种基于多晶硅制程的导体结构、电容器阵列结构及制备方法，导体结构制备包括：提供一基底，于所述基底中形成凹穴结构；以及于所述凹穴结构内形成导体填充结构，且形成所述导体填充结构的材料源至少包含硅源及锗源，其中，所述锗源中的锗原子作为所述硅源中硅原子聚集生长的晶核，以增大所述导体填充结构中的硅结晶粒度。通过上述方案，本发明的导体填充结构及制备中，提出了制造大晶粒(large grain size) 掺杂多晶硅的方式，引入了作为硅晶粒聚集生长的晶核元素，如锗元素，在多晶硅中参杂锗原子可以帮助多晶硅晶粒成长，锗原子在参杂多晶硅中可以达到类似硅晶核的作用，使硅原子聚集进而加大结晶粒度，增加多晶硅结晶粒度可以减少晶界陷阱(grain boundary trap)对载子(carrier)的影响进而增加导电率，即降低晶界密度，提升导电性。上述方式可应用于各种以多晶硅制程的导线上，如电容器结构，另外，本发明还通过保护层的设置，从而实现了防止导体填充结构中的锗对制程的影响，并达到了导体填充结构与其他结构层之间的有效连接，并通过掺杂元素等的引入，进一步改善了导体填充结构的电学性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。