在另一实施例中，第一介电结构326的第二部330是两个或更多个不同电隔离材料的层叠结构。在一实施例中，该层叠结构可以包括氧化物和氮化物。在另一实施例中，该层叠结构可以包括具有比氧化物的介电常数更低的介电常数的绝缘材料，即低k介电材料和/或在电绝缘材料的层间形成的腔。该层叠结构可以包括低k介电材料层和氧化物层。
[0040]由于半导体本体和场电极之间增加的距离，在沟槽314的底部处的第一介电质326的增加的厚度允许该沟槽的底部处的电容的减少，同时导通电阻保持近乎不变，第一场电极结构位于沟槽314中。
[0041]图4描述了依据另一实施例的半导体器件400的一部分的横截面，更特别地是半导体器件400的晶体管单元阵列的一部分。与图3中描述的半导体器件300类似的，半导体器件400包括半导体本体402，该半导体本体402包括ρ型体区408、η型漂移区410和η++型漏区412。半导体器件400还包括沟槽414，该沟槽414自与第二表面406相对的第一表面404延伸进入漂移区419中、布置在沟槽414中的场电极422和栅电极结构424、邻接沟槽414的上部的η++型源区416、与漏区412电连接的漏接触区420、与源区416电连接的源接触区418以及将栅电极结构424与源接触区418电隔离的隔离结构424。半导体器件400还包括具有位于沟槽414相对侧壁中的每个侧壁和场电极结构422之间第一部428、位于沟槽414底侧和场电极结构422之间的第二部430以及位于沟槽414相对侧壁中的每一个侧壁和栅电极结构424之间第三部432。
[0042]半导体器件还包括位于场电极结构422和沟槽414的底侧之间的沟槽414中的结构440。该结构440由第一介电结构426包围。该结构440具有与第一介电结构426的不同的介电材料、空隙和导电材料中的一个。
[0043]图4中描述的其它的元件的细节，可以参照图3中对应的元件。
[0044]图4描述的半导体器件400允许如图3中描述的实施例的类似的优点。
[0045]图1、2中描述的实施例可以以任何的方式与图3、4中描述的实施例相结合。
[0046]图5描述了依据另一实施例的半导体器件500的一部分的横截面，更特别地是半导体器件500的晶体管单元阵列的一部分。半导体器件500包括半导体本体502，该半导体本体502包括ρ型体区508、η型漂移区510和η++型漏区512。半导体器件500还包括自与第二表面506相对的第一表面504延伸进入漂移区510中的沟槽514、邻接沟槽514的上部的η++型源区516、与漏区512电连接的漏接触区520、与源区516电连接的源接触区518。
[0047]在本实施例中，栅电极结构524和场电极结构522被布置在同一个沟槽514中，并相互邻近。场电极结构522比栅电极结构524向沟槽514中延伸得更深。栅电极结构524和场电极结构522可以被布置为场电极结构522的上部被布置在同一个沟槽514中两个栅电极524之间。栅电极结构524还可以在沟槽514的上部围绕场电极结构52，从而围住场电极结构522。隔离结构534将栅电极结构524和场电极结构522与源接触区518电隔离。半导体器件500还包括第一介电结构526，其将栅电极结构524和场电极结构522相互隔离，并与半导体本体502电隔离。第一介电结构526具有沟槽514的低部中的位于沟槽514的相对侧壁中的每一个侧壁与场电极结构522之间的第一部528、位于沟槽514的底侧和场电极结构522之间的第二部530，以及位于沟槽514的相对侧壁中的每一个侧壁与栅电极结构524之间的第三部532。如图5中所描述的，第一部528在平行于第一表面504的方向上具有厚度山，其大于第三部532在平行于第一表面504的方向上的厚度d3。
[0048]与图1、2中的半导体器件100、200类似，图5中的半导体器件500包括由漂移区510包围的掺杂区536，掺杂区536对沟槽514的底侧进行加衬。掺杂区536并不延伸到沟槽514的侧壁的、布置有第一介电结构526的第三部532的部分。因此，沟槽514的侧壁与漂移区510和体区508相接触。在一实施例中，掺杂区536是η型。更特别地，掺杂区536是η-型，并且具有比位于相邻沟槽514之间的漂移区510更低的掺杂浓度。在另一实施例中，掺杂区536是ρ型，更别地是ρ-型。通过将受主引入半导体502中的位于沟槽514之下的区域中，可以实现对掺杂类型和等级的改变，其中所引入的受主的量定义了掺杂浓度是否仅低于漂移区510或漂移区510的掺杂类型的反相掺杂是否发生，即漂移区510的导电类型通过引入的受主被反型。
[0049]依据一实施例，掺杂区536在平行于第一表面504的横向方向上具有0.2 μπι至2 μπι范围的宽度。依据另一实施例，掺杂区536在该横向方向上具有小于等于台面结构在平行于第一表面504的横向方向上的宽度，其中该台面结构对应于半导体本体502的位于相邻沟槽514之间的区域。
[0050]在另一实施例中，除了掺杂区536或代替掺杂区536，图5中的半导体器件500还具有第一介电结构526的第二部530，其在垂直于第一表面504的方向上具有第二厚度d2，该第二厚度d2大于第一部528在横向方向上的第一厚度d 1<3与图3中实施例类似的，第一介电结构526的厚的第二部可以是厚氧化物和/或电隔离材料的层叠结构。
[0051]图6描述了依据另一实施例的半导体器件600的一部分的横截面。半导体器件600包括半导体本体602，该半导体本体602包括ρ型体区608、η型漂移区610和η++型漏区612。半导体器件600还包括自与第二表面606相对的第一表面604延伸进入漂移区610中的第一沟槽614以及自第一表面604延伸进入漂移区610的第二沟槽615以及邻接第一、第二沟槽614、615的上部的η++型源区616。该第一沟槽614包括场电极622，第一介电结构626将该场电极622与半导体本体602电隔离。该半导体器件600还包括具有栅电极结构624的第二沟槽615。因此，栅电极结构624和场电极结构622被布置在分离的沟槽614、615中。第二介电结构627将栅电极结构624与半导体本体602电隔离。场电极结构622可以被成形为位于第一沟槽614底部的针状。
[0052]与图1、2中的半导体器件100、200类似，掺杂区636被对第一沟槽614的底侧加衬的漂移区610围绕。在一实施例中，掺杂区636是η型。更特别地，掺杂区636是η-型并且具有比围绕该掺杂区的漂移区610更低的掺杂浓度。在另一实施例中，掺杂区636是Ρ型，更特别地是Ρ-型。
[0053]除了或代替掺杂区636，半导体器件600还可以包括与图3中实施例的第二部330类似的第一介电结构526的第二部630。
[0054]图5、6中描述的半导体器件500、600允许关于结合图1至4中描述的实施例进行描述的类似的优点。
[0055]图1至6描述的半导体器件可以被实施在开关模式下电源器件中，更特别地是在谐振开关模式电源器件中，譬如谐振半桥(LLC)转换器。例如，该半导体器件可以用作开关模式电源器件副边整流元件。
[0056]图7描述了制造譬如图1、2中描述的半导体器件100或200的方法流程图。该半导体器件包括多个晶体管单元，其中形成每个晶体管单元包括以下过程:
[0057]过程S100包括:形成自第一表面延伸进入半导体本体中的漂移区的沟槽，该漂移区是第一导电类型。
[0058]过程S110包括形成掺杂区，该掺杂区由漂移区包围并对该沟槽的底侧进行加衬，该掺杂区是具有比漂移区更低的掺杂浓度的第一导电类型或与第一导电类型互补的第二导电类型。
[0059]过程S120包括在沟槽中形成第一介电结构和场电极结构。
[0060]过程S130包括形成栅电极结构。
[0061]作为示例，该沟槽可以通过各向异性蚀刻形成，例如，通过干蚀刻。半导体本体可以是半导体晶圆，例如，硅晶片，在其上包括零、一或多个半导体层，例如外延半导体层。
[0062]依据一实施例，形成掺杂区包括在形成第一介电结构之后，将掺杂剂通过该沟槽引入至漂移区。
[0063]依据另一实施例，形成第一介电结构包括形成沟槽侧壁处的第一部，以及形成沟槽底侧的第二部，该第一部在平行于第一表面的方向上具有第一厚度山，并且第二部在垂直于第一表面的方向上具有第二厚度d2，该第一厚度小于第二厚度。
[0064]依据另一实施例，形成第一介电结构包括高密度