电极309)。
[0037]在本发明的某些实施例中，垂直功率器件300包括所示的单一栅极结构且由沟槽氧化物或浅沟槽隔离(STI)区域310隔离。然而，一个功率晶体管通常由很多这样的单一栅极结构组成。这些单一栅极结构的每一个称为指。因此，多个指或多个功率器件可共享同一沟槽氧化物310 (即由同一沟槽氧化物310围绕)。作为选择，可制造这样的功率晶体管的阵列，而每个功率晶体管由沟槽氧化物310隔离。
[0038]沟槽区域310优选沿着第三半导体区域303的整个垂直侧311延伸。因此，沟槽区域310通常穿过垂直功率器件300的整个有源层。另外，沟槽区域310通常水平地围绕垂直功率器件300的整个有源区域(或者水平地围绕多个指或者多个功率器件，垂直功率器件300为多个指或者多个功率器件的一部分)。如此围绕的有源区域通常与相同管芯上的其它功率器件或晶体管的其它有源区域电隔离(因此，沟槽区域310通常使得不需要在共同衬底中形成具有共同漏极的器件，因为衬底通常被去除或减薄到沟槽区域310完全(或者几乎完全)电隔离整个1C芯片上的每个器件的程度)。制作或制造工艺(包括半导体衬底的减薄)通常能使本发明的该实施例和其它实施例的该特征变为可能，如下面所述的。
[0039]在本发明的某些实施例中，第一半导体区域301用作垂直功率器件300的漏极，第二半导体区域302用作垂直功率器件300的源极，并且第三半导体区域303用作垂直功率器件300的本体或沟道区域。在具有该源极和本体构造的某些实施例中，诸如顶电极308的单一电极可连接到第三半导体(本体/沟道)区域303和第二半导体(源极)区域302 二者，由于在功率晶体管器件中连接本体和源极的可产生一定的益处。
[0040]根据图3所示的原理，本发明的实施例将产生若干益处。例如，第三半导体区域303和第一半导体区域301之间的结形成了最大电容之一，当垂直功率器件300在导通和截止状态之间转换时该结必须充电和放电。这样，在第三半导体区域303的底边界306之下没有第一半导体区域301的部分的事实显著地减小了该结的电容，并且因此提高了垂直功率器件300的速度。如果第一半导体区域301用作垂直功率器件300的漏极，则这些实施例有效地消除或最小化了本体-漏极电容的面积成分的大部分或全部而仅留下侧壁成分，因此导致较低的寄生电容且因此导致较高的性能。通过使第三半导体区域303的水平区域的尺寸与垂直功率器件300的性能脱离产生的另一个有益效果是第三半导体区域303可具有较大的水平区域，并且因此来自顶电极308的电阻更低。由于有利于控制第三半导体区域303的电压，较低的电阻是有益的，因为电压在第三半导体区域303的全部范围上保持一致并且能更加精确地被控制。在本发明的某些实施例中。该有利方面也可改善垂直功率器件300的击穿电压以及从第一半导体区域301到第二半导体区域302的泄漏。
[0041]本发明的某些实施例可参考图4进行描述。图4示出了根据本发明且可形成整个集成电路(1C)芯片的一部分的垂直功率器件400。垂直功率器件400通常包括在有源表面层内的第一、第二和第三半导体区域401、402和403。垂直功率器件400还通常包括栅极区域404(由电介质405围绕)。第三半导体区域403隔离第一和第二区域401和402。与根据图3的实施例类似，第一半导体区域401不具有位于第三半导体区域403之下的部分，即第一半导体区域401的垂直和水平尺寸已经最小化(例如，从而最小化了寄生电容、热阻和电阻)。
[0042]与图3中的对应尺寸312相比，图4中的尺寸406(第三半导体区域403的长度)较大。然而，该差别不限制垂直功率器件400的性能，因为第三半导体区域403的面积已经与垂直功率器件400的内部电容脱离。因此，第二半导体区域402可连接到顶电极407，并且第三半导体(沟道)区域403可单独连接到背侧(或底部)沟道电极408而不增加整个1C芯片的尺寸。
[0043]再者，由于该构造，第三半导体区域403适合于接触背侧沟道电极408的面积可比传统的大而不显著增加整个1C芯片的尺寸。较大的接触尺寸具有减小第三半导体区域403和背侧沟道电极408之间电阻的益处。
[0044]另外，由于该构造，背侧沟道电极408可设置在第三半导体区域403上并尽可能靠近第三半导体区域403的这样的部分，该部分最接近于栅极区域404且直接在第一和第二半导体区域401和402之间。这样，可进一步减小电阻。
[0045]根据图4所教导的原理，本发明的实施例可产生若干益处。在第三半导体区域403是垂直功率器件400的本体/沟道区域的实施例中，该本体区域可被更直接地控制，因为偏置第二半导体区域402的电压现在独立于本体的偏压。另外，在第二半导体区域402是垂直功率器件400的源极的实施例中，沟道和源极可独立偏置的事实允许形成动态阈值M0S(DTM0S)晶体管。DTM0S晶体管的阈值电压可采用本体效应来修改以带来有益的电性能。当DTM0S晶体管截止时，晶体管的阈值电压可通过控制本体电压设定很高，导致在截止状态下泄漏电流非常低且击穿电压很高。当晶体管处于导通状态时，增加的本体电压将降低阈值电压，因此在所有的操作区域中增加了流过晶体管的电流。该电流的改善导致功率晶体管效率的改善。
[0046]这些实施例的另一个益处是至第一和第三半导体区域401和403的分开接触为垂直功率器件400的有源区域中产生的热量提供了低的热阻通道。与可能设置在垂直功率器件400背侧上的体半导体或任何埋设氧化物相比，背侧沟道电极408和底侧电极409(连接到第一半导体区域401)采用具有更低热阻的金属形成。再者，因为在提供离开整个1C芯片的通路之前至第三半导体区域403的连接不通过垂直功率器件400，所以用于散热的通道非常短，并且因此更加有效。用于体垂直功率器件的典型衬底厚度约为200μπι。然而，用于图4所示垂直功率器件400的半导体厚度约为Ιμπι(例如，由于半导体衬底的减薄)。所得到的从产生热的有源区域到整个1C芯片的背侧金属接触的距离因此从前述值减少了约99.5%，结果半导体层的热阻也类似地减少了 99.5%。
[0047]在本发明的某些实施例中，图4中的所有电极，包括顶电极407和用于栅极区域404的电极以及背侧沟道电极408和底侧电极409，可在包含垂直功率器件400的晶片的背侧被接触。为了仅采用有源区域之上形成的一层金属来产生该构造，连接到垂直功率器件400的顶侧的电极可形成为经过离开纸面延伸的平面。在本发明的某些实施例中，背侧和前侧接触的任何组合可用于提供用于热性能的最佳热阻和用于精确偏置条件的最佳串联电阻。另夕卜，背侧和前侧接触可混合为如图4所示，以在至第三半导体区域403和第二半导体区域402的接触设置在包含垂直功率器件400的晶片的相同垂直段中时节约空间。
[0048]在本发明的某些实施例中，由垂直功率器件400形成的DTM0S的本体可被引出且连接到另一个电路元件，该电路元件在晶体管导通和截止时偏置本体。例如，当2.5V的功率提供晶体管截止时，本体偏压可为0或-2V，且当栅极在2.5V被导通时本体偏压可为0.6V。这将在栅极电压增加时增加本体电压，但是不足以相对于源极和漏极正向偏置本体。这是有利的，假如为了低Ron和高驱动力栅极电压应该尽可能高。这允许提高性能而没有正向偏置的问题。
[0049]图4也示出了沟槽区域410(例如，类似于图3的沟槽区域310)。沟槽区域410优选沿着第三半导体区域403的整个垂直侧411延伸。因此，沟槽区域410通常穿过垂直功率器件400的整个有源层。另外，沟槽区域410通常水平地围绕垂直功率器件400的整个有源区域(或者水平地围绕多个指或多个功率器件，垂直功率器件400是该多个指或多个功率器件的一部分)。如此围绕的有源区域通常与相同管芯上的其它功率器件或晶体管的其它有源区域电隔离。制作或制造工艺(包括半导体衬底的减薄)通常能使本发明的该实施例和其它实施例的该特征变为可能，如下面所述的。
[0050]本发明的某些实施例可参考图5进行描述。图5示出了根据本发明且可形成整个1C芯片的一部分的垂直功率器件500的平面布置图案的俯视图，该垂直功率器件500具有两个指501和502。图5将参考η型垂直功率器件进行描述，该η型垂直功率器件漏极区域具有被背侧接触的漏极区域。然而，类似的布置图案对于Ρ型垂直功率晶体管和具有顶侧漏极区域的垂直功率晶体管也是可运行的。两个指501和502通常包括栅极电极503，其连接到沿着栅极区域504布置的多晶硅。栅极区域504以条形覆盖η型材料，该η型材料形成图3和4中的第一半导体区域301和401，在该情况下第一半导体区域301和401是垂直功率器件500的漏极。栅极区域504也可覆盖一部分第三半导体区域303和403，在此情况下第三半导体区域303和403是沟道区域且优选为ρ型材料。源极区域505通常包括图3和4的第二半导体区域302和402。这些区域505在此情况下也优选为η型。源极区域505以条形覆盖包括垂直功率器件500沟道区域的Ρ型材料。暴露的沟道区域506是ρ型材料，其也包括垂直功率器件500的一部分沟道区域。然而，暴露的沟道区域506没有被覆盖，从而它们可从顶部被接触。区域505和506的每一个制作为足够大或足够宽以提供用于电接触的区域而不会直接降低垂直功率器件500的性能，因为如上所述，尺寸406(图4)可扩大而不会增加垂直功率器件500的任何关键的内部电容。另外，垂直功率器件500的整个结构优选由沟槽区域310或410水平围绕(图3和4)，以电隔离垂直功率器件500与相同芯片上的其它功率器件或晶体管的其它有源区域。
[0051]本发明的某些实施例可参考图6进行描述。图6示出了根据本发明且可形成整个1C芯片的一部分的垂直功率器件600的平面布置图案的俯视图。图6描述η型垂直功率器件，其具有在背侧被连接的漏极区域。然而，类似的布置图案对于Ρ型垂直功率晶体管也是可用的。垂直功率器件600通常包括栅极电极601，其连接到沿着栅极区域602布置的多晶硅。栅极区域602以条形覆盖形成图3和4中的第一半导体区域301和401的材料，在此情况下该第一半导体区域为垂直功率器件600的η型漏极。源极区域603以条形覆盖包括垂直功率器件600的沟道区域的材料，在此情况下该材料为ρ型。暴露的沟道区域604为ρ型材料，其也包括垂直功率器件600的一部分沟道区域。暴露的沟道区域604没有被源极区域603中的η型材料覆盖。这些区域604可制作为足够大以允许在这些位置上形成至沟道区域的电接触。该布置的空间效率通常大于图5所示的布置，但是本体电压的串联电阻将略高，因为沟道的部分区域(例如，沿着源极区域603的长度)距离沟道接触相对较远。另外，垂直功率器件600的整个结构优选由沟槽区域310或410(图3和4)水平围绕，以电隔离垂直功率器件600与相同管芯上的其它功率器件或晶体管的其他有源区域。
[0052]本发明的某些实施例可参考图7进行描述。图7示出了根据本发明且可形成整个1C芯片的一部分的垂直功率器件700。垂直功率器件700通常包括在有源表面层内的第一、第二和第三半导体区域701、702和703。垂直功率器件700还具有在有源层之上的栅极区域704(由氧化物/绝缘体705围绕)。第三半导体区域703隔离第一半导体区域701与第二半导体区域702。第一半导体区域701和第二半导体区域702通常为相同类型的半导体材料，并且第三半导体区域703是互补的半导体材料。图7所示实施例的区别特征在于:存在一部分第三半导体区域703(离开纸面延伸)，该一部分第三半导体区域703横向且垂直地与第二半导体702—起扩展且相对于第一和第二半导体区域701和702独立。换言之，在本发明通常涉及半导体衬底的减薄的某些实施例中，不仅是包括第一半导体区域701的材料在第三和第二半导体区域703和702 二者之下完全没有，而且是包括第三半导体区域703的材料在第二半导体区域702之下也完全没有。换言之，第一和第三半导体区域701和703的垂直和/或水平尺寸已经被最小化(例如，从而最小化了寄生电容、热阻和电阻)。
[0053]上面参考图3和4讨论的变化可应用于图7教导的实施例。例如，如果第二半导体区域702和第一半导体区域701为η型且第三半导体区域703为ρ型，则垂直功率器件700可制作为η型功率器件。然而，垂直功率器件700也可制作为ρ型功率器件。
[0054]根据图7所教导的原理，本发明的实施例可产生若干益处。如图7所示，通常由于半导体衬底的减薄以及进一步的背侧处理，第二半导体区域702可分别通过顶电极706或底电极707而在前侧或背侧被接触。类似地，第三半导体区域703可通过顶电极或底电极(未示出)而在前侧或背侧被接触，因为通常为垂直功率器件700沟道区域的第三半导体区域703可设置在附图所在平面之外且在别处被接触而独立于至另外两个半导体区域701和/或702的任何一个的任何接触(用于接触第二和第三半导体区域702和703的这些选择通常不影响整个1C芯片的尺寸)。另一方面，第一半导体区域701优选通过底部电极708而