br>[0112]工艺2000优选以SOI晶片或体半导体晶片开始(在2001)。用于上述某些实施例的可接受的SOI晶片优选具有顶部硅(Si)层，例如，具有约1.Ομπι至几十微米的厚度。
[0113]在2002，与上面的1802或1902类似，各沟槽隔离区域(例如，与沟槽区域1509类似)优选被图案化、蚀刻且沉积/填充，以隔离(根据需要)要在晶片中形成的各种器件。沟槽隔离区域可通过沟槽蚀刻或者通过TSV蚀刻形成，以根据需要形成相对较深的沟槽或TSV结构且之后放置氧化物/绝缘材料。对于采用SOI晶片的实施例，沟槽隔离区域优选形成为向下至到(或者几乎向下至到，或者至少向下至到)埋设的氧化物层。另外，沟槽隔离区域优选形成为足够深地进入晶片，以使随后的晶片减薄或者晶片底部去除导致通常穿透剩余晶片的整个有源区层的沟槽隔离区域。
[0114]在2003，与上面的1803或1903类似，对于根据图17的实施例，诸如Si02或Si3N4的耐高温外延掩模层优选在晶片上被图案化。然后，优选地，硅以对于要形成的垂直器件而言足够的量外延沉积在区域1701中。作为选择，针对第二区域1702，晶片的顶部硅优先被图案化且去除(或减薄)。该去除例如可用硅蚀刻完成，且优先以L0⑶S-类型的工艺步骤通过氧化消耗硅。硅可根据需要被减薄以制作SOI CMOS器件(例如，如果针对高性能RF切换应用希望得到完全耗尽的CMOS器件)。
[0115]在2004，在制造S0I晶片或体半导体晶片时如果N掺杂存在于顶部硅层中，则上面的P区域1505优选用P掺杂剂进行注入。否则，2004优选通过在N区域1504中注入N掺杂剂来进行。
[0116]在2005，阳极区域1503优选被图案化且例如以P+掺杂剂被进行深注入。作为选择，在2005的深阳极注入跳过，并且如下所述可稍后从背侧进行阳极注入。
[0117]在2006，栅极区域1501优选被图案化且例如以P+掺杂剂被进行注入。另外，在2007，阴极区域1502优选被图案化且例如以N+掺杂剂被进行注入。
[0118]在2008，接触和金属化层(具有分开的电介质材料)形成为顶侧连接，例如，栅极接触1506和阴极接触1507。
[0119]在2009，与上面的1811或1910类似，处理晶片(例如，对于采用处理晶片层1601的实施例)优选接合到初始晶片的暴露的顶表面，该初始晶片通常已经接受了前面的处理且例如为SOI晶片。处理晶片可由S1、石英、蓝宝石、AIN、SiC等制造。另外，散热层可选择性地设置在SOI晶片和处理晶片之间。对于不采用处理晶片层1601的实施例，如果在后续处理期间需要处理晶片以用于初始晶片的物理支撑，则处理晶片可临时接合到初始晶片。在此情况下，处理晶片可在适当的时候去除。对于某些实施例(例如，采用体半导体晶片的某些实施例)，如果如下所述初始晶片能够被减薄或进行进一步处理而不需要来自处理晶片的附加的物理支撑，则可不必执行2009。
[0120]在2010，与上面的1812或1911类似，初始晶片的下部优选被去除或减薄。对于采用SOI晶片的实施例，例如，在埋设氧化物之下的衬底通常被去除以直到埋设氧化物(并且优选包括埋设氧化物一部分)。另一方面，对于采用体半导体晶片的实施例，衬底通常从底侧被减薄直至暴露出沟槽区域或TSV结构。这样，在2002形成的沟槽隔离区域通常穿透剩余晶片的整个有源层，此时优选仅具有(如果有的话)有源层和沟槽隔离区域之下的绝缘层(例如，埋设的氧化物或沉积的绝缘体层)。
[0121]在2011，阳极区域1503优选从背侧被进行掺杂，如果在2005尚未从前侧进行深注入。
[0122]在2012，与上面的1815或1913类似，图案化的接触和金属化形成为至阳极区域1503的所希望的背侧连接(例如，底侧阳极接触1508等)。对于具有向下布置到背侧的顶侧接触的那些区域，优选对背侧也执行进一步的金属化(具有分开的电介质材料)
[0123]在2013，与上面的1816或1914类似，执行各种钝化沉积技术并且形成焊盘开口以整体完成整个1C芯片。于是，工艺2000优选在2014结束。
[0124]尽管已经主要结合具体实施例对本发明的实施例进行了讨论，但是其它的变化也是可能的。所描述系统的各种构造可用于置换或者附加到这里给出的构造。例如，所讨论的每种类型的功率器件的多个指可共享相同的沟槽隔离区域。再者，这里讨论的多个类型的功率器件可共享相同的沟槽隔离区域，可共享相同的第一半导体区域，或者可共享上述二者。另外，垂直功率器件常常作为示例描述为采用η型器件，但是本发明可制作为ρ型或η型器件。再者，钝化和绝缘的附加层可在适当的位置设置在所描述的层中及之间。
[0125]本领域的技术人员应理解前面的描述仅为示例，而不意味着限制本发明。公开的内容不意味着本发明限于单一晶片上制作的系统。公开的内容不意味着本发明限于需要特定形式的半导体处理的系统或者集成电路。功能可根据需要由硬件或软件实现。通常，给出的任何示意图仅旨在显示一种可能的构造，并且很多的变化是可能的。本领域的技术人员还应理解与本发明一致的方法和系统适合于用在包括任何相关功率器件的宽广的应用范围内。
[0126]尽管说明书已经对本发明的具体实施例进行了详细描述，但是本领域的技术人员应理解，基于对前述内容的理解，可容易想到这些实施例的替换、变化和等同物。对本发明进行的这些和其它的修改和变化可被本领域的技术人员实施而不脱离本发明的精神和范围，本发明的精神和范围将在所附的权利要求中被更加具体地阐述。
【主权项】
1.一种集成电路芯片，包括: 垂直半导体器件，包括: 有源半导体区域，在该有源半导体区域内制作有多个半导体结构以形成有源器件，并且在该有源半导体区域之下至少一部分衬底材料被去除，以隔离该有源器件、暴露所述半导体结构中的电互补的至少两个、及提高散热性能；以及 至少一个底侧电极，连接到暴露的半导体结构中的至少一个。2.如权利要求1所述的集成电路芯片，还包括: 多个该垂直半导体器件，每一个具有该有源半导体区域，并且每一个具有与至少另外一个垂直半导体器件的至少一个底侧电极独立连接的至少一个底侧电极。3.如权利要求1所述的集成电路芯片，还包括: 沟槽区域，沿着该有源半导体区域的垂直侧延伸且水平围绕该有源半导体区域以电隔离该集成电路芯片上的该垂直半导体器件。4.如权利要求3所述的集成电路芯片，其中: 该垂直半导体器件包含在该集成电路芯片的第一区域内； 该集成电路芯片的该第一区域具有第一厚度； 该集成电路芯片的第二区域具有小于该第一厚度的第二厚度并且包含至少一个非垂直半导体器件;并且 该沟槽区域使该第一区域和该第二区域彼此电隔离。5.如权利要求3所述的集成电路芯片，其中: 该沟槽区域通过穿通半导体通孔(TSV)的制造方法形成。6.如权利要求1所述的集成电路芯片，其中: 所述半导体结构中的至少一个的垂直或水平尺寸已经最小化，以最小化该垂直半导体器件的寄生电容。7.如权利要求1所述的集成电路芯片，其中: 该多个半导体结构还包括源极、漏极和沟道； 该至少一部分衬底材料被去除以暴露用于底侧电连接的该源极和该沟道;并且 该至少一个底侧电极连接到该源极和该沟道。8.如权利要求1所述的集成电路芯片，还包括: 处理晶片层，接合在该有源半导体区域之上，以使得能够减薄衬底材料。9.如权利要求1所述的集成电路芯片，其中: 该有源半导体区域形成在SOI晶片中。10.如权利要求1所述的集成电路芯片，其中: 该有源半导体区域形成在体半导体晶片中。11.如权利要求1所述的集成电路芯片，其中: 该半导体结构还包括垂直功率器件的第一半导体区域、第二半导体区域和第三半导体区域； 该第三半导体区域隔离该第一半导体区域与该第二半导体区域； 该第三半导体区域具有底边界和从该有源半导体区域的顶表面向下延伸到该底边界的侧边界;并且 该第一半导体区域和该第三半导体区域沿着该侧边界接触而沿着该底边界不接触。12.如权利要求11所述的集成电路芯片，还包括: 第一底侧电极，连接到该第一半导体区域；以及 第二底侧电极，连接到该第三半导体区域。13.如权利要求11所述的集成电路芯片，其中: 该第二半导体区域具有第二底边界以及从该有源半导体区域的顶表面向下延伸到该第二底边界的第二侧边界;并且 该第二半导体区域和该第三半导体区域沿着该第二侧边界接触而沿着该第二底边界不接触。14.如权利要求13所述的集成电路芯片，还包括: 第一底侧电极，连接到该第一半导体区域； 第二底侧电极，连接到该第二半导体区域；以及 第三底侧电极，连接到该第三半导体区域； 并且其中该第一底侧电极、该第二底侧电极和该第三底侧电极彼此独立地连接。15.如权利要求11所述的集成电路芯片，其中: 部分衬底材料被去除，以暴露该第一半导体区域和该第三半导体区域而用于底侧电连接;并且 该底侧电极连接到该第一半导体区域和该第三半导体区域二者。16.如权利要求1所述的集成电路芯片，其中: 该半导体结构还包括绝缘栅极双极晶体管(IGBT)器件的基极区域、沟道区域、发射极区域和集电极区域； 部分衬底材料被去除，以暴露该集电极区域而用于底侧电连接、及最小化寄生电容； 该底侧电极连接到该集电极区域； 该沟道区域在该基极区域和该集电极区域之间具有最小化的厚度;并且 该基极区域和该沟道区域沿着该基极区域的底边界不接触。17.一种垂直功率器件，包括: 栅极区域； 有源区域，具有第一半导体区域、第二半导体区域和第三半导体区域，在该有源区域之下的至少一部分衬底材料被去除，以隔离该有源区域、暴露该第一半导体区域、该第二半导体区域和该第三半导体器件中的电互补的至少两个；以及 至少一个底侧电极，连接到暴露的半导体区域中的至少一个， 并且其中: 该第一半导体区域设置在该栅极区域之下； 该第三半导体区域隔离该第一半导体区域与该第二半导体区域； 该第三半导体区域具有底边界和侧边界； 该侧边界从该栅极区域之下向下延伸到该底边界;并且 该第一半导体区域和该第三半导体区域沿着该侧边界接触而沿着该底边界不接触。18.如权利要求17所述的垂直功率器件，还包括: 沟槽区域，沿着该有源区域的整个垂直侧延伸，且水平围绕该有源区域以在集成电路芯片内电隔离该有源区域。19.如权利要求18所述的垂直功率器件，还包括: 包含在该集成电路芯片的第一区域内的该垂直功率器件； 该集成电路芯片的该第一区域具有第一厚度； 该集成电路芯片的第二区域具有小于该第一厚度的第二厚度且包含至少一个非垂直半导体器件;并且 该沟槽区域使该第一区域和该第二区域彼此电隔离。20.如权利要求18所述的垂直功率器件，其中: 该有源区域之下的至少一部分衬底材料被去除直至该有源区域和该沟槽区域，以进一步电隔离该有源区域。21.如权利要求17所述的垂直功率器件，其中: 该有源区域之下的至少一部分衬底材料被去除，以暴露该第一半导体区域、该第二半导体区域和该第三半导体区域中的至少两个而用于底侧电连接、及提高散热性能。22.如权利要求17所述的垂直功率器件，还包括: 第一底侧电极，连接到该第一半导体区域；以及 第二底侧电极，连接到该第三半导体区域。23.如权利要求17所述的垂直功率器件，其中: 该第二半导体区域具有第二底边界和第二侧边界； 该第二侧边界从该有源区域的顶表面向下延伸到该第二底边界;并且该第二半导体区域和该第三半导体区域沿着该第二侧边界接触而沿着该第二底边界不接触。24.如权利要求23所述的垂直功率器件，其中: 该有源区域之下的至少一部分衬底材料被去除，以暴露该第一半导体区域、该第二半导体区域和该第三半导体区域而用于底侧电连接。25.如权利要求23所述的垂直功率器件，还包括: 第一底侧电极，连接到该第一半导体区域； 第二底侧电极，连接到该第二半导体区域；以及 第三底侧电极，连接到该第三半导体区域。
【专利摘要】垂直半导体器件(例如，垂直功率器件、IGBT器件、垂直双极晶体管、UMOS器件或GTO闸流管)形成为具有源半导体区域，在该有源半导体区域内制作有多个半导体结构以形成有源器件，并且在该有源半导体区域之下至少一部分衬底材料被去除，以隔离该有源器件、暴露至少一个半导体结构而用于底侧电连接、及提高散热性能。优选至少一个半导体结构在有源半导体区域的底侧被电极接触。
【IPC分类】H01L21/762, H01L21/336, H01L29/78, H01L23/48
【公开号】CN105448998
【申请号】CN201610052234
【发明人】S.B.莫林, M.A.斯图伯
【申请人】斯兰纳半导体美国股份有限公司
【公开日】2016年3月30日
【申请日】2011年10月11日
【公告号】CN103339732A, CN103339732B, EP2628186A2, EP2628186A4, US8426258, US8426888, US8928068, US20120086045, US20120088339, US20130228855, US20150102401, WO2012051133A2, WO2012051133A3