于N沟道晶体管430N的阱区进行掺杂。
[0107] N沟道区420N可以形成在有源区403N的顶表面部分中。N沟道区420N可以是硅 沟道。高k金属栅结构400N可以位于N沟道区420N上。高k金属栅结构400N可以包括界 面层图案404N、高k材料层图案405N、基于稀土金属的覆盖层图案412N、功函数调节层图案 406N、硅基覆盖层图案407N、阻挡层图案408N、金属栅电极409N以及硬掩膜层图案410N。
[0108] 基于稀土金属的覆盖层图案412N可以是包括偶极子形成物质的材料。偶极子形 成物质可以在基于稀土金属的覆盖层图案412N和高k材料层图案405之间的界面形成偶 极子。通过偶极子可以出现负阈值电压偏移。基于稀土金属的覆盖层图案412N可以包括 含镧的材料。基于稀土金属的覆盖层图案412N可以包括氧化镧。由于应用了氧化镧，故提 供了在低阈值电压、优异的载流子迀移率以及有效氧化层厚度（EOT)变薄（scaling)方面 的优点。
[0109] 在N沟道晶体管430N中，通过基于稀土金属的覆盖层图案412N和功函数调节层 图案406N可以出现负阈值电压偏移。
[0110] 界面层图案404N、高k材料层图案405N、功函数调节层图案406N、硅基覆盖层图 案407N、阻挡层图案408N、金属栅电极409N以及硬掩膜层图案410N可以与高k金属栅结 构400P中相同。
[0111] 图9是图示第二实施例和第三实施例应用到其的CMOS晶体管的截面图。
[0112] 参见图9, CMOS晶体管可以包括P沟道晶体管430P和N沟道晶体管430N。P沟道 晶体管430P可以包括高k金属栅结构400P。N沟道晶体管430N可以包括高k金属栅结构 400N〇
[0113] 关于P沟道晶体管430P和N沟道晶体管430N，可以分别参照第二实施例和第三实 施例。
[0114] 如图9中所示，高k金属栅结构400P和高k金属栅结构400N可以分别位于不同 的区域中。高k金属栅结构400P的层叠层与高k金属栅结构400N的层叠层不同。
[0115] 为了形成高k金属栅结构400P和高k金属栅结构400N，可以使用相同的刻蚀工 艺。即，可以同时图案化并刻蚀高k金属栅结构400P和高k金属栅结构400N，而不导致诸 如过度衬底凹进和底切的刻蚀缺陷。
[0116] 图10A到图101是图示用于制造实施例应用到其的存储器件的方法的截面图。参 见图10A，准备衬底11。衬底11可以包括存储单元区610和外围电路区620。可以在存储 单元区610中形成多个存储单元。在每个存储单元中，可以形成单元晶体管、位线和存储元 件。构成外围电路的外围晶体管可以形成在外围电路区620中。外围电路区620可以包括 第一外围电路区620P和第二外围电路区620N。衬底11可以包括半导体材料。衬底11可 以包括硅衬底、硅锗衬底或绝缘体上硅（SOI)衬底。可以将存储单元区610称作第一区，并 可以将外围电路区620称作第二区。
[0117] 可以在衬底11中形成隔离层13。可以通过浅沟槽隔离（STI)工艺来形成隔离层 13。隔离层13形成在第一沟槽12中。可以将第一沟槽12称作"隔离沟槽"。可以在存储 单元区610中通过隔离层13来界定多个第一有源区14A。此外，可以在外围电路区620中 通过隔离层13来界定多个第二有源区14B。第一有源区14A可以具有由隔离层13隔离成 的形状。隔离层13可以包括氮化硅、氧化硅或其组合。
[0118] 可以在存储单元区610中形成多个第二沟槽15。通过刻蚀衬底11，可以形成第二 沟槽15。第二沟槽15可以具有比第一沟槽12浅的深度。第二沟槽15可以具有在第一方 向上延伸的线型形状。可以通过刻蚀第一有源区14A和隔离层13来形成第二沟槽15。第 二沟槽15可以形成为跨过有源区14A和隔离层13。第二沟槽15可以包括第一部分和第 二部分。第二沟槽15的第一部分和第二部分可以是连续的。可以在第一有源区14A中形 成第二沟槽15的第一部分，可以在隔离层13中形成第二沟槽15的第二部分。在另一个实 施例中，第二沟槽15的第二部分可以具有比第一部分深的深度，以形成鳍状区（未示出）。 可以将鳍状区称作"鳍状沟道区"。第二沟槽15的底部角落可以具有圆形轮廓。由于在第 二沟槽15的底部角落上形成圆形轮廓，故可以降低电流泄露。也可以将第二沟槽15称作 "栅沟槽"。
[0119] 可以形成第一栅介电层16。可以在存储单元区610中形成第一栅介电层16。可 以将第一栅介电层16称作单元栅介电层。第一栅介电层16可以形成在第二沟槽15的底 部和侧壁上。可以通过热氧化来形成第一栅介电层16。在另一个实施例中，可以通过化学 气相沉积（CVD)或原子层沉积（ALD)来形成第一栅介电层16。第一栅介电层16可以包括 高k材料、氧化物、氮化物、氮氧化物或其组合。高k材料可以是具有比氧化物或氮化物高 的介电常数的介电材料。例如，高k材料可以包括氧化铪（Hf0 2)、硅酸铪（HfSiO)、氮化硅 酸铪（HfSiON)或其组合。
[0120] 可以在存储单元区610中形成多个掩埋字线17。掩埋字线17可以跨过多个第一 有源区14A。可以在第一栅介电层16上形成栅导电层（未示出），栅导电层填充第二沟槽 15。通过回刻蚀栅导电层，可以形成位于第二沟槽15中的掩埋字线17。掩埋字线17可以 在第一方向上延伸。掩埋字线17的顶表面可以位于比第一有源区14A的顶表面低的水平 处。可以延长掩埋字线17和随后要形成的插塞之间的距离。掩埋字线17可以包括钛、钽、 钨、氮化钽、氮化钛、氮化钨或其组合。例如，可以通过将钨（W)层叠在氮化钛（TiN)上来形 成掩埋字线17。在另一个实施例中，掩埋字线17可以包括功函数金属层。
[0121] 成对的第二沟槽15可以跨过第一有源区14A。相应地，成对的掩埋字线17可以跨 过单个第一有源区14A。多个掩埋字线17可以在第一方向上平行地延伸。
[0122] 可以在掩埋字线17上形成密封层18。密封层18可以在掩埋字线17上填充第二 沟槽15。密封层18可以在后续工艺中起到保护掩埋字线17的作用。密封层18的顶表面 可以与第一有源区14A的顶表面位于相同的水平。密封层18可以包括介电材料。密封层 18可以包括氧化硅、氮化硅或其组合。
[0123] 可以通过使用密封层18作为掩膜来将杂质掺杂进入第一有源区14A中。可以在 第一有源区14A中形成第一杂质区19和第二杂质区20。第一杂质区19和第二杂质区20 可以分别在第二沟槽15的两侧形成在第一有源区14A中。第一杂质区19可以形成在成对 的掩埋字线17之间的第一有源区14A中。成对的第二杂质区20可以分别形成在第一有源 区14A的两个横向边缘区中。如后面所将描述的，第一插塞可以耦接到第一杂质区19,第二 插塞可以耦接到第二杂质区20。为了形成第一杂质区19和第二杂质区20,可以执行诸如 注入、等离子体掺杂（PLAD)等的掺杂工艺。可以用相同导电类型的杂质（例如，N型杂质） 来对第一杂质区19和第二杂质区20进行掺杂。第一杂质区19和第二杂质区20分别对应 于源区和漏区。这样，可以在存储单元区610中形成多个埋栅型晶体管，多个埋栅型晶体管 中的每个包括掩埋字线17、第一杂质区19和第二杂质区20。在一个第一有源区14A中可 以形成成对的埋栅型晶体管。成对的埋栅型晶体管可以共享第一杂质区19。由于掩埋字线 17掩埋在第二沟槽15中，所以掩埋字线17之下的沟道区可以具有三维结构。可以增加沟 道长度。结果，可以最小化短沟道效应。
[0124] 可以在外围电路区620的第一外围电路区620P中在衬底11上形成P沟道区11E。 P沟道区11E可以包括硅锗层。
[0125] 参见图10B，可以在衬底11上形成第一层间介电层21。第一层间介电层21可以 包括氧化硅、氮化硅、低k材料或其组合。
[0126] 可以图案化第一层间介电层21。可以使外围电路区620敞开。在存储单元区610 中可以保留第一层间介电层21。
[0127] 可以层叠界面层22、高k材料层23和基于稀土金属的覆盖层24。可以从存储单 元区610选择性地去除界面层22、高k材料层23和基于稀土金属的覆盖层24。在外围电 路区620中，界面层22、高k材料层23和基于稀土金属的覆盖层24可以保留在衬底11上。
[0128] 可以从外围电路区620的第一外围电路区620P去除基于稀土金属的覆盖层24。 基于稀土金属的覆盖层24可以仅保留在外围电路区620的第二外围电路区620N中。
[0129] 参见图10C，可以在外围电路区620中形成功函数调节层25。功函数调节层25可 以包括氮化钛。
[0130] 参见图10D，可以形成第一掩膜图案26。第一掩膜图案26可以是接触掩膜图案。 例如，可以使用光刻胶图案来形成第一掩膜图案26。第一掩膜图案26可以覆盖外围电路区 620〇
[0131] 可以形成第一开口 27。可以通过使用第一掩膜图案26作为刻蚀掩膜来刻蚀第一 层间介电层21来形成第一开口 27。当从顶部观察时，第一开口 27可以具有圆形或椭圆形 形状。可以将第一开口 27称作"接触孔"。在后续工艺中，可以在第一开口 27中形成第一 插塞。衬底11的部分通过第一开口 27而暴露。例如，第一杂质区19可以通过第一开口 27 而暴露。可以形成比第一杂质区19宽的第一开口 27。相应地，通过第一开口 27,隔离层13 和密封层18的部分可以在第一杂质区19的附近被暴露。
[0132] 接下来，可以使第一杂质区19凹进至预定深度（见附图标记R)。第一杂质区19 的凹进表面可以位于比衬底11的顶表面低的水平处。由于以该方式执行凹进，故可以改善 第一杂质区19和随后要形成的第一插塞之间的接触电阻。不仅可以使第一杂质区19凹 进，而且可以使与第一杂质区19相邻的隔离层13的部分以及密封层18的部分凹进。凹槽 R可以耦接到第一开口 27。通过凹槽R暴露的第一杂质区19、隔离层13和密封层18的顶 表面可以比衬底11的顶表面低。当形成凹槽R时，可以使第一开口 27的顶部角变圆。
[0133] 参见图10E，去除第一掩膜图案26。插塞导电层28可以填充第一开口 27。可以形 成插塞导电层28以填充第一开口 27和凹槽R。插塞导电层28可以形成在功函数调节层 25上，同时填充第一开口 27。
[0134] 可以用杂质掺杂插塞导电层28。例如，可以通过掺杂工艺（诸如注入）来掺杂杂 质。在实施例中，插塞导电层28可以包括多晶娃。
[0135] 参见图10F，可以选择性地图案化插塞导电层28。可以形成插塞图案28A。为了形 成插塞图案28A，可以以暴露第一层间介电层21的表面的方式来平坦化插塞导电层28。可 选择地，可以回刻蚀插塞导电层28。相应地，填充第一开口 27和凹槽R的插塞图案28A形 成。插塞图案28A的表面可以形成在与第一层间介电层21的表面相同的水平处，或者比第 一层间介电层21的表面低的水平处。
[0136] 插塞导电层28B可以保留在外围电路区620中。将插塞导电层28B称作硅基覆盖 层 28B。
[0137] 插塞图案28A和第一层间介电层21的表面在存储单元区610中暴露，硅基覆盖层 28B的上表面在外围电路区620中暴露。
[0138] 参见图10G，可以在硅基覆盖层28B上形成阻挡层29和位线导电层30。
[0139] 在位线导电层30上形成硬掩膜层31。位线导电层30可以由具有比插塞图案28A 低的比电阻率的材料形成。位线导电层30可以包括具有比插塞图案28A低的比电阻率的金 属材料。例如，位线导电层30可以包括金属、金属