氮化物、金属硅化物或其组合。在当前实 施例中，位线导电层30可以包括钨（W)或钨化合物。阻挡层29可以包括氮化钛、氮化钽、 氮化钨或其组合。硬掩膜层31可以由相对于位线导电层30和插塞图案28A具有刻蚀选择 比的介电材料形成。硬掩膜层31可以包括氧化硅、氮化硅、氮氧化硅或其组合。在当前实 施例中，硬掩膜层31由氮化硅形成。
[0140] 这样，在存储单元区610和外围电路区620中形成不同的层叠。在外围电路区620 的第二外围电路区620N中，形成包括界面层22、高k材料层23、基于稀土金属的覆盖层24、 功函数调节层25、硅基覆盖层28B、阻挡层29、位线导电层30和硬掩膜层31的第一层叠。 在存储单元区610中，形成包括插塞图案28A、阻挡层29、位线导电层30和硬掩膜层31的 第二层叠。由于硅基覆盖层28B和插塞图案28A由相同的硅材料形成，故第一层叠和第二 层叠同时包括相同层（即，硬掩膜层/位线导电层/硅材料）的层叠。
[0141] 第一层叠可以与上述第三实施例类似。例如，界面层22可以是下位层，基于稀土 金属的覆盖层24、功函数调节层25、硅基覆盖层28B、阻挡层29、位线导电层30和硬掩膜层 31可以是上位层。
[0142] 可以在硬掩膜层31上形成第三掩膜图案32C和32G。第三掩膜图案32C和32G可 以包括光刻胶图案。第三掩膜图案32C和32G可以包括位线掩膜32C和外围栅掩膜32G。 位线掩膜32C具有在第二方向上延伸的线型形状。位线掩膜32C可以在与掩埋字线17相 交叉的方向上延伸。位线掩膜32C可以具有比第一开口 27的直径或宽度小的线宽。外围 栅掩膜32G可以在第二方向上延伸。
[0143] 参见图10H和图101，可以形成位线结构BL和高k金属栅结构HKMG。在存储单元 区610中可以形成位线结构BL，在外围电路区620中可以形成高k金属栅结构HKMG。
[0144] 下面将描述用于形成位线结构BL的方法。通过使用位线掩膜32C作为刻蚀掩膜， 刻蚀硬掩膜层31、位线导电层30以及阻挡层29。可以形成位线30C和位线硬掩膜31C。位 线硬掩膜31C通过刻蚀硬掩膜层31而形成。
[0145] 使用位线掩膜32C作为刻蚀掩膜来刻蚀插塞图案28A，从而形成插塞28C。可以刻 蚀插塞图案28A以具有与位线30C相同的线宽。插塞28C形成在第一杂质区19上。插塞 28C将第一杂质区19和位线30C相互电耦接。插塞28C形成在第一开口 27和凹槽R中。 插塞28C的线宽比第一开口 27的直径或宽度小。相应地，间隙33可以形成在插塞28C的 两侧。
[0146] 下面将描述用于形成高k金属栅结构HKMG的方法。使用外围栅掩膜32G作为刻 蚀掩膜来刻蚀硬掩膜层31、位线导电层30和阻挡层29。可以形成平面栅电极30N和30P 以及栅硬掩膜31N和31P。平面栅电极30N和30P通过刻蚀位线导电层30而形成。栅硬掩 膜31N和31P通过刻蚀硬掩膜层31而形成。
[0147] 刻蚀硅基覆盖层28B、功函数调节层25、基于稀土金属的覆盖层24、高k材料层23 和界面层22。分别在外围电路区620的第一外围电路区620P和第二外围电路区620N中形 成高k金属栅结构HKMG。第一外围电路区620P的高k金属栅结构HKMG可以包括界面层图 案22P、高k材料层图案23P、功函数调节层图案25P、硅基覆盖层图案28P、阻挡层图案29P、 金属栅电极30P以及硬掩膜层图案31P。第二外围电路区620N的高k金属栅结构HKMG可 以包括界面层图案22N、高k材料层图案23N、基于稀土金属的覆盖层图案24N、功函数调节 层图案25N、硅基覆盖层图案28N、阻挡层图案29N、金属栅电极30N以及硬掩膜层图案31N。
[0148] 可以通过执行一次的刻蚀工艺来同时形成位线结构BL和高k金属栅结构HKMG，因 此可以简化刻蚀工艺。
[0149] 位线结构BL可以包括插塞28C、位线30C和位线硬掩膜31C。位线30C可以在第二 方向上延伸同时覆盖插塞28C。例如，位线30C在与掩埋字线17相交叉的方向上延伸。位 线30C在第一层间介电层21上延伸同时具有线型形状，位线30C的部分与插塞28C耦接。 位线30C可以通过插塞28C来与第一杂质区19电親接。在形成插塞28C的同时，可以过刻 蚀插塞28C周围的隔离层13和密封层18。
[0150] 在形成位线结构BL和高k金属栅结构HKMG之后，可以去除位线掩膜32C和外围 栅掩膜32G。
[0151] 可以将用于同时形成位线结构BL和高k金属栅结构HKMG的工艺称作GBL工艺。 在GBL工艺中，为了形成位线结构BL和高k金属栅结构HKMG，可以执行第三实施例的工艺 500。可以通过第一子刻蚀工艺来刻蚀硅基覆盖层28B，以及可以通过第二子刻蚀工艺来刻 蚀功函数调节层25。可以通过第三子刻蚀工艺来刻蚀基于稀土金属的覆盖层24,以及可以 通过高k材料层刻蚀工艺来刻蚀高k材料层23。
[0152] 可以将用于形成高k金属栅结构HKMG的刻蚀工艺同时应用到位线导电层30和插 塞图案28A。相应地，可以通过第一子刻蚀工艺来刻蚀插塞图案28A。在刻蚀插塞图案28A 之后，插塞28C以及插塞28C之下的衬底11和隔离层13可以受到间隔件34C保护。插塞 28C、衬底11和隔离层13可能持续地遭受后刻蚀工艺，诸如第二子刻蚀工艺、第三子刻蚀工 艺以及高k材料层刻蚀工艺。在当前实施例中，在执行后刻蚀工艺之前，如图101中所示， 可以形成间隔件34C、34N和34P。相应地，可以通过间隔件34C、34N和34P来防止衬底11 的过度凹进以及插塞28C的底切。此外，即便在当执行高k材料层刻蚀工艺时间隔件34N 和34P的底部部分受到侵蚀的情况下，由于用相对于衬底11和隔离层13的高刻蚀选择比 来执行高k材料层刻蚀工艺，故也可以防止衬底11的过度凹进和插塞28C的底切。
[0153] 图11是描述根据实施例的氧化铪的刻蚀机制的示图。参见图11，在硅衬底（Si)41 上形成氧化铪（Hf0 2)42。可以通过仅施加队13等离子体来刻蚀氧化铪42。通过BC13等离 子体，在氧化铪42中可能顺序地出现键合断开、吸附和刻蚀。例如，Hf0 2可以通过键合断开 分解成和0。在吸附中，可以吸附成MCI，BxCly可以吸附成BC1 x0。在刻蚀中，HfCl 可以解吸成MCI，BC1X0可以解吸成B0C1。在用于氧化铪42的刻蚀工艺中，重要的是通过 将B0C1气体形成为挥发性刻蚀残余物来实现解吸。
[0154] 然而，在此工艺期间，未解吸的BxCly气体在硅衬底41的表面上形成非挥发性的 Si-B键。由于未解吸的B XC13体在未刻蚀的氧化铪42A上再沉积，故产生氧化铪（HfO 2) 残余物。
[0155] 在当前实施例中，由于使用BC13气体和Ar气的气体混合物来执行刻蚀工艺，故能 够刻蚀氧化铪而无残余物。
[0156] 图12是描述根据偏置功率的高k材料层和其他材料的刻蚀速率的曲线图。图12 的结果代表将BCljPAr的气体混合物施加到各种材料的情况。在图12中，曲线图"0X"可 以表示氧化硅，曲线图"P0LY"可以表示多晶硅或衬底。曲线图"HfSiON"和"Hf0 2"可以表 示氧化铪。
[0157] 参见图12,如果施加小于15W的偏置功率，则衬底的刻蚀速率非常低。相应地，可 以防止过度衬底凹进。然而，由于与刻蚀相比沉积的倾向显著，所以可以产生高k材料的残 余物。沉积的倾向可以指通过匕(：1,气体的再沉积。
[0158] 如果施加大于25W的偏置功率，则可以抑制刻蚀残余物，但衬底凹进会过度出现。 见曲线图"P0LY"的刻蚀速率。"P0LY"在小于15W的偏置功率处具有低刻蚀速率，而在等于 或大于15W的偏置功率处具有高刻蚀速率。
[0159] 因此，用于高k材料层的刻蚀工艺可以使用在15W到25W的范围内的偏置功率，以 防止刻蚀残余物的产生和过度衬底凹进。
[0160] 图13是描述根据包括在等离子体气体混合物（例如，BC13和Ar的混合物）中的 主气体（例如，BC1 3)的比例的高k材料层和其他材料的刻蚀速率的曲线图。这里，Ar用作 等离子体气体的添加气体。
[0161] 在BCljP Ar的气体混合物中的BC1 3的比例可以通过下式1来计算。
[0162] [式 1]
[0164] 在式1中，8(：13的比例可以根据Ar的量而增加或减少。例如，如果Ar(添加气体） 的量增加，则BC1 3 (主气体）的比例减少。相反地，如果Ar的量减少，则BC13的比例增加。
[0165] 随着BC13的比例增加，过度衬底凹进越多地出现。即，如果Ar的量减少，则衬底 的刻蚀速率增加（见曲线图"P0LY"）。
[0166] 随着BC13的比例减少，过度衬底凹进受到抑制。即，如果Ar的量增加，则衬底的刻 蚀速率降低。因此，需要将添加气体（例如，Ar)与主气体（例如，BC1 3)维持在相同的量。 在此条件下，高k材料相对于衬底的刻蚀选择比可以是14或大于14。
[0167] 在50%-100%之间时，高k材料层的刻蚀速率没有显示多大差别。见图13。
[0168] 从上面的描述明显的是，根据实施例，由于使用包括量彼此相等的主刻蚀气体和 添加气体的等离子体来对高k材料层执行等离子体刻蚀，故可以增加相对于衬底的刻蚀选 择比，并可以防止衬底的过度凹进。
[0169] 此外，根据实施例，能够同时刻蚀位于不同区中的层叠而不引起刻蚀缺陷。
【主权项】
1. 一种用于形成栅极的方法，所述方法包括： 在衬底之上形成高k材料层； 在高k材料层之上形成上位层； 执行用于刻蚀上位层的第一刻蚀工艺，以形成上位层图案； 在上位层图案的侧壁上形成间隔件；以及 使用包括刻蚀气体和添加气体的等离子体来执行第二刻蚀工艺，以刻蚀高k材料层， 其中，添加气体的量与主刻蚀气体基本上相同，以提高相对于衬底的刻蚀选择比。2. 根据权利要求1所述的方法，其中，在比第一刻蚀工艺高的温度执行第二刻蚀工艺。3. 根据权利要求1所述的方法，其中，主刻蚀气体包括BC13。4. 根据权利要求1所述的方法，其中，添加气体包括氩。5. 根据权利要求1所述的方法，其中，高k材料层包括含铪层。6. 根据权利要求1所述的方法，其中，在电感耦合等离子体设备中执行第一刻蚀工艺 和第二刻蚀工艺。7. 根据权利要求1所述的方法，其中，通过施加大于10W的偏置功率来执行第二刻蚀工 〇8. 根据权利要求1所述的方法，还包括： 在第二刻蚀工艺之后执行基于氟化氢HF的湿法清洗。9. 根据权利要求1所述的方法，其中，在50摄氏度执行第一刻蚀工艺，以及 其中，在220摄氏度执行第二刻蚀工艺。10. 根据权利要求1所述的方法，其中，上位层包括功函数调节层、在功函数调节层之 上的硅基覆盖层以及在硅基覆盖层之上的金属栅电极层。
【专利摘要】一种用于刻蚀栅极的方法，包括：在衬底之上形成高k材料层；在高k材料层之上形成上位层；执行用于刻蚀上位层的第一刻蚀工艺，以形成上位层图案；在上位层图案的侧壁上形成间隔件；以及使用包括主刻蚀气体和添加气体的等离子体来执行第二刻蚀工艺，以刻蚀高k材料层，其中，添加气体的量与主刻蚀气体基本上相同，以提高相对于衬底的刻蚀选择比。
【IPC分类】H01L21/28
【公开号】CN105719960
【申请号】CN201510573827
【发明人】慎寿范, 李海朾
【申请人】爱思开海力士有限公司
【公开日】2016年6月29日
【申请日】2015年9月10日
【公告号】US20160181107